本发明专利技术公开了一种逐次逼近型模数转换器及其控制方法，涉及模数转换技术领域，包括动态比较单元、电容阵列同步器、输出寄存器和逻辑单元，所述动态比较单元包括动态比较器和阵列电容电路，所述动态比较器的正负端分别和一个阵列电容电路连接，动态比较器的输出端和逻辑单元连接，逻辑单元的输出连接输出寄存器、阵列电容电路和电容阵列同步器，所述电容阵列同步器和动态比较器连接。针对现有高速异步SAR ADC电路转换速度慢的技术问题，它减少了传统方案中阵列dac的时间浪费，大大降低了转换时间，从而提高异步saradc的高速特性。从而提高异步saradc的高速特性。从而提高异步saradc的高速特性。
【技术实现步骤摘要】
一种逐次逼近型模数转换器及其控制方法
[0001]本专利技术涉及模数转换
，具体涉及一种逐次逼近型模数转换器及其控制方法。
技术介绍
[0002]当前，传统的高速异步SAR ADC电路中动态比较器和logic模块为主要的工作元件，当sample为高电平时，采样开关开启，开始采样，当sample为低电平时，开始做saradc的数据转换，并启动异步时钟compclk的工作，如图1所示。
[0003]数据转换的过程：
[0004]1、compclk为高，比较器工作，经过比较器的延时tc，输出比较结果，并传递到sar逻辑；
[0005]2、sar逻辑得到比较器的结果，首先锁存并输出B9和B9P/N，控制阵列DAC的开关S9P/N，实现C9的置位，同时输出rd信号，用于将比较器的compclk拉低，比较器复位，等待阵列dac电容的建立；
[0006]3、compclk拉低后开始经过一个反相器组成的delay，经过delay的延时，compclk拉高，在这段时间，需要完成置位和电容阵列的建立，即保证delay的延时时间大于或者等于tsarlogic+tcdac9。然后开始第8位的延时，依次类推，直到最后一位的数据转换。sarlogic输出的B9B8
…
B0传递到CPU，经过CPU的编解码处理，得到ADC的最后输出D9，D8、、、D0。其中tc为比较器的建立延时，tsarlogic为sarlogic的延时，tcdac为左边电容组中电容建立时间的延时。其中C9＝2^8c，。。。，C1＝2^0c，C0＝2^0c。
[0007]现有方案中，tcdac的延时取决于DAC阵列中最大的电容C9，因此Tcdac为C9置位时，极性从vref变为gnd的稳定时间，对于其他更小电容的，数据转换也按照该Tcdac的时间去转换，导致了时间的浪费，因为电容越小，建立时间越短。对于10位的置位，数据转换的总体时间Tdata＝10tc+10tsarlogic+10tcdac；同时由于工艺和温度的影响，必须考虑反相器组成的delay时钟延时略大于sar逻辑延时和C9的建立时间之和，从而保证精度，但也进一步降低saradc的转化速度。最终，Tdata＝10tc+10tl9，其中tl9>1.2*(tsarlogic+tcdac9)，为反相器组成的时钟delay延时。
技术实现思路
[0008]针对现有高速异步SAR ADC电路转换速度慢的技术问题，本专利技术提供了一种逐次逼近型模数转换器及其控制方法，它减少了传统方案中阵列dac的时间浪费，大大降低了转换时间，从而提高异步saradc的高速特性。
[0009]为解决上述问题，本专利技术提供的技术方案为：
[0010]一种逐次逼近型模数转换器，包括动态比较单元、电容阵列同步器、输出寄存器和逻辑单元，所述动态比较单元包括动态比较器和阵列电容电路，所述动态比较器的正负端分别和一个阵列电容电路连接，动态比较器的输出端和逻辑单元连接，逻辑单元的输出连
接输出寄存器、阵列电容电路和电容阵列同步器，所述电容阵列同步器和动态比较器连接。
[0011]可选的，所述电容阵列同步器包括电容c9＇、c8＇、、、c1＇、c0＇，所述电容c9＇、c8＇、、、c1＇、c0＇的一端均接地，所述电容c9＇、c8＇、、、c1＇、c0＇的另一端分别连接双置开关的第一接线端，所述双置开关的第二接线端均接地，所述双置开关的第三接线端均连接参考电压vref，所述电容c9＇、c8＇、、、c1＇、c0＇的另一端均连接反相器，所述反相器的输出连接时钟逻辑单元，所述时钟逻辑单元输出compclk信号至动态比较器，所述逻辑单元的输出rd连接时钟逻辑单元。
[0012]可选的，所述逻辑单元的输出B9P、、、B0P和输出B9N、、、B0N均连接mux逻辑单元，mux逻辑单元的输出E9
‑
E0，分别控制所述电容c9＇、c8＇、、、c1＇、c0＇的另一端连接的双置开关。
[0013]可选的，所述反相器分别接地，连接参考电压vref。
[0014]可选的，输入接线端VIP和自举开关一一端连接，所述自举开关一另一端和电容c9、、、c0的一端以及动态比较器的正端连接，所述电容c9、、、c0的另一端分别连接开关S9P、、、S0P的第一接线端，所述开关S9P、、、S0P的第二接线端均接地，所述开关S9P、、、S0P的第三接线端均连接参考电压vref。
[0015]可选的，输入接线端VIN和自举开关二一端连接，所述自举开关二另一端和电容c9、、、c0的一端以及动态比较器的负端连接，所述电容c9、、、c0的另一端分别连接开关S9N、、、S0N的第一接线端，所述开关S9N、、、S0N的第二接线端均接地，所述开关S9N、、、S0N的第三接线端均连接参考电压vref。
[0016]可选的，所述逻辑单元的输出B9P
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B0P分别控制开关S9P、、、S0P。
[0017]可选的，所述逻辑单元的输出B9N
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B0N分别控制开关S9N、、、S0N。
[0018]一种逐次逼近型模数转换器的控制方法，包括：S101.采样信号sample为高电平，自举开关一和自举开关二闭合，电容c9进行采样，采样信号sample变为低电平，自举开关一和自举开关二断开，电容c9采样到的信号保持，并做数据转换：S102.电容阵列同步器输出信号compclk从低电平变成高电平，动态比较器开始比较电容c9、、、c0采样到的信号，经过tc演示动态比较器输出比较结果，并将结果传递到逻辑单元；S103.逻辑单元将比较结果锁存，并输出信号B9P、B9N、B9，rd；其中B9P和B9N控制S9P和S9N，用于对C9置位，B9输出到CPU，作为ADC解码的最高位，同时B9P和B9N和rd进入电容阵列同步器；S104.动态比较器的判别信号rd将compclk拉低，动态比较器复位，同时B9P和B9N经过电容阵列同步器，控制电容C9＇与C9同步置位，反相器作为电压探测器，去探测电容C9＇的端口电压，当电容C9＇的一端下降到反相器的翻转电压时，动态比较器翻转输出时钟控制信号，并控制compclk从低电平变为高电平，经过tcdac9的c9电容建立时间后，动态比较器开始进行下一位的数据转换操作，重复步骤S101
‑
S104，一直循环到比较出最后一位。
[0019]本申请实施例提出的一种逐次逼近型模数转换器及其控制方法，具有如下有益效果：1)减少了传统方案中阵列dac的时间浪费，合理利用了阵列dac每一位的建立时间，完全没有被浪费，大大降低了转换时间，从而提高异步saradc的高速特性。2)每一位的建立时间都是稳定建立的，从而使得电压是稳定的，使得有效位数增加了，不会因为还没稳定建立就进行比较所带来的ADC转换数据的精度降低及不准确；进而降低了因DAC带来的ADC的精度降低。3)相比于其它的方式，本实施方案降低了芯片设计面积，成本低。4)本实施方本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种逐次逼近型模数转换器，其特征在于，包括动态比较单元、电容阵列同步器、输出寄存器和逻辑单元，所述动态比较单元包括动态比较器和阵列电容电路，所述动态比较器的正负端分别和一个阵列电容电路连接，动态比较器的输出端和逻辑单元连接，逻辑单元的输出连接输出寄存器、阵列电容电路和电容阵列同步器，所述电容阵列同步器和动态比较器连接。2.根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，所述电容阵列同步器包括电容c9＇、c8＇、、、c1＇、c0＇，所述电容c9＇、c8＇、、、c1＇、c0＇的一端均接地，所述电容c9＇、c8＇、、、c1＇、c0＇的另一端分别连接双置开关的第一接线端，所述双置开关的第二接线端均接地，所述双置开关的第三接线端均连接参考电压vref，所述电容c9＇、c8＇、、、c1＇、c0＇的另一端均连接反相器，所述反相器的输出连接时钟逻辑单元，所述时钟逻辑单元输出compclk信号至动态比较器，所述逻辑单元的输出rd连接时钟逻辑单元。3.根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述逻辑单元的输出B9P、、、B0P和输出B9N、、、B0N均连接mux逻辑单元，mux逻辑单元的输出E9
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E0，分别控制所述电容c9＇、c8＇、、、c1＇、c0＇的另一端连接的双置开关。4.根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述反相器分别接地，连接参考电压vref。5.根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，输入接线端VIP和自举开关一一端连接，所述自举开关一另一端和电容c9、、、c0的一端以及动态比较器的正端连接，所述电容c9、、、c0的另一端分别连接开关S9P、、、S0P的第一接线端，所述开关S9P、、、S0P的第二接线端均接地，所述开关S9P、、、S0P的第三接线端均连接参考电压vref。6.根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，输入接线端VIN和自举开关二一端连接...
【专利技术属性】
技术研发人员：张智印，肖文勇，
申请(专利权)人：杭州雄迈集成电路技术股份有限公司，
类型：发明
国别省市：
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