一种防误触发电路、方法、系统、功放电路和设备技术方案

本发明专利技术涉及集成电路技术领域中的一种防误触发电路、方法、系统、功放电路和设备，包括输入电路、毛刺触发电路和逻辑电路，输入电路的输出端与毛刺触发电路的输入端相连，毛刺触发电路的输出端、输入电路的输入端均与逻辑电路的输入端相连，解决了现有N型功率管因毛刺发生误触发情况的问题。发生误触发情况的问题。发生误触发情况的问题。

【技术实现步骤摘要】
一种防误触发电路、方法、系统、功放电路和设备


[0001]本专利技术涉及集成电路
，具体涉及一种防误触发电路、方法、系统、功放电路和设备。

技术介绍

[0002]现有N型功率管在使用时，由于栅极处的寄生效果，可能会出现毛刺现象，而对于毛刺现象，当N型功率管栅压为0V，处于关断状态时，若栅极上出现毛刺，则会导致N型功率管导通，从而产生误触发情况，影响电路的正常使用。

技术实现思路

[0003]本专利技术针对现有技术中的缺点，提供了一种防误触发电路、方法、系统、功放电路和设备，解决了现有N型功率管因毛刺发生误触发情况的问题。
[0004]为了解决上述技术问题，本专利技术通过下述技术方案得以解决：
[0005]一种防误触发电路，包括输入电路、毛刺触发电路和逻辑电路，所述输入电路的输出端与毛刺触发电路的输入端相连，所述毛刺触发电路的输出端、输入电路的输入端均与逻辑电路的输入端相连。
[0006]可选的，所述毛刺触发电路包括反相触发器和同相延迟电路，所述反相触发器的输出端与同相延迟电路的输入端相连。
[0007]可选的，所述同相延迟电路包括偶数个倒相器，且偶数个所述倒相器串联设置。
[0008]可选的，所述逻辑电路包括与电路、缓冲扩流电路和NMOS管，所述与电路的输出端连接缓冲扩流电路的输入端，所述缓冲扩流电路的输出端与NMOS管的栅极相连。
[0009]可选的，所述输入电路包括反相驱动电路，所述反相驱动电路用于实现逐级加强。
[0010]可选的，所述反相驱动电路包括奇数个倒相器，且奇数个所述倒相器串联设置。
[0011]一种功放电路，所述功放电路包括上述任意一项所述的防误触发电路，还包括N型功率管信号输入电路，所述防误触发电路的输出端与N型功率管的栅极相连，所述信号输入电路与N型功率管的漏极相连。
[0012]一种设备，所述设备包括如上述所述的功放电路。
[0013]一种防止毛刺误触发的方法，所述防止毛刺误触发的方法应用于如上述任意一项所述的防误触发电路，包括以下步骤：
[0014]获取毛刺的原始幅度和原始宽度，并设定幅度阈值和宽度阈值；
[0015]判断所述毛刺是否同时达到毛刺幅度阈值和毛刺宽度阈值，若是，则解除NMOS管的栅下拉，反之则保持NMOS管的栅下拉。
[0016]一种防止毛刺误触发系统，所述系统执行如上述所述的防止毛刺误触发的方法，包括毛刺获取单元和分析判断单元；
[0017]所述毛刺获取单元用于获取毛刺的原始幅度和原始宽度，并设定幅度阈值和宽度阈值；
[0018]所述分析判断单元用于判断所述毛刺是否同时达到毛刺幅度阈值和毛刺宽度阈值，若是，则解除NMOS管的栅下拉，反之则保持NMOS管的栅下拉。
[0019]采用本专利技术提供的技术方案，与现有技术相比，具有如下有益效果：
[0020]通过毛刺触发电路的设置，提供了毛刺解除N型功率管的栅下拉的条件，同时，通过毛刺触发电路中的反向触发器设定毛刺触发的毛刺幅度要求，通过同相延迟电路设定毛刺触发的毛刺宽度要求，且两者为同时满足的关系，有效防止了N型功率管栅上的毛刺对下拉管的关断作用，从而下拉管有效地对N型功率管保持下拉能力，进而防止了N型功率管的误触发。
附图说明
[0021]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本实施例一提出的一种防误触发电路的电路图；
[0023]图2为本实施例二提出的一种功放电路的电路图。
具体实施方式
[0024]下面结合实施例对本专利技术做进一步的详细说明，以下实施例是对本专利技术的解释而本专利技术并不局限于以下实施例。
[0025]实施例一
[0026]如图1所示，一种防误触发电路，包括输入电路、毛刺触发电路和逻辑电路，输入电路的输出端与毛刺触发电路的输入端相连，毛刺触发电路的输出端、输入电路的输入端均与逻辑电路的输入端相连，具体地，输入电路包括反相驱动电路，反相驱动电路用于实现逐级加强，毛刺触发电路包括反相触发器和同相延迟电路，反相触发器的输出端与同相延迟电路的输入端相连，
[0027]具体地，反相驱动电路包括奇数个倒相器，且奇数个倒相器串联设置，奇数个设置用于实现反相，设定反相驱动电路的输入端为in，输出端为out，其中，当in为“1”，out为“0”时，输出端out连接N型功率管的栅极(在图1中未显示)，此时输出端out为“0”，然后经过反相触发器和同相延迟电路则变为“1”。
[0028]而由于逻辑电路包括与电路、缓冲扩流电路和NMOS管，与电路的输出端连接缓冲扩流电路的输入端，缓冲扩流电路的输出端与NMOS管的栅极相连，NMOS管的漏极与输出端out相连，NMOS管的源极接地设置，缓冲扩流电路用于缓冲和驱动下拉管，因此与电路AND在输入in为“1”，反相延迟电路输入“1”时，其输出也为“1”，且缓冲扩流电路(即BUF电路)也输出“1”，于是，NMOS管的下拉管mn1开启，对输出out增强下拉，从而增强N型功率管栅极的下拉能力。
[0029]进一步地，同相延迟电路包括偶数个倒相器，且偶数个倒相器串联设置，BUF电路包括偶数个倒相器，且偶数个倒相器串联设置，反向触发器为反相施密特触发器，具有迟滞效应。
[0030]具体地，当输出端out上有毛刺时，毛刺需要满足两个条件才能解除下拉管mn1对输出端out的下拉，第一是毛刺的幅度要达到反相施密特触发器翻转的触发点，而工作人员可通过设置触发点的触发电压实现触发条件的设置，只需设置的触发电压低于所设定的幅值，则毛刺将无法触发反相施密特触发器，即不满足解除下拉管mn1对N型功率管的栅下拉的第一个条件。
[0031]第二个条件则是毛刺的宽度，即脉冲的宽度，通过同相延迟电路实现毛刺宽度与延迟电路时间的比较，仅当毛刺宽度比同相延迟电路的时间更长，方能解除下拉管mn1对N型功率管的栅下拉，同时，由于反向施密特触发器与同相延迟电路为串联，因此，只有同时满足以上两个条件后，方可解除下拉管mn1对N型功率管的栅下拉，反之则下拉管mn1保持对N型功率管的栅下拉，防止了因毛刺的产生而导致误触发现象发生。
[0032]实施例二
[0033]如图2所述，一种功放电路，功放电路包括实施例一所述的防误触发电路，还包括N型功率管信号输入电路，防误触发电路的输出端与N型功率管的栅极相连，信号输入电路与N型功率管的漏极相连N型功率管的源极接地设置，具体地，N型功率管所产生的毛刺通过C点传输给防误触发电路，然后通过防误触发电路的栅下拉条件设置处理，实现防止误触发的功能，具体可以为CLASSD功放电路。
[0034]实施例三
[0035]一种设备，所述设备包括如实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防误触发电路，其特征在于，包括输入电路、毛刺触发电路和逻辑电路，所述输入电路的输出端与毛刺触发电路的输入端相连，所述毛刺触发电路的输出端、输入电路的输入端均与逻辑电路的输入端相连。2.根据权利要求1所述的一种防误触发电路，其特征在于，所述毛刺触发电路包括反相触发器和同相延迟电路，所述反相触发器的输出端与同相延迟电路的输入端相连。3.根据权利要求2所述的一种防误触发电路，其特征在于，所述同相延迟电路包括偶数个倒相器，且偶数个所述倒相器串联设置。4.根据权利要求1所述的一种防误触发电路，其特征在于，所述逻辑电路包括与电路、缓冲扩流电路和NMOS管，所述与电路的输出端连接缓冲扩流电路的输入端，所述缓冲扩流电路的输出端与NMOS管的栅极相连。5.根据权利要求1所述的一种防误触发电路，其特征在于，所述输入电路包括反相驱动电路，所述反相驱动电路用于实现逐级加强。6.根据权利要求5所述的一种防误触发电路，其特征在于，所述反相驱动电路包括奇数个倒相器，且奇数个所述倒相器串联设置。7.一种功放电路，其特征在于，所述功放电路包括...

【专利技术属性】
技术研发人员：刘辉，肖文勇，
申请(专利权)人：杭州雄迈集成电路技术股份有限公司，
类型：发明
国别省市：