DDRPHY内部延时电路、运行方法和DDRPHY结构技术

本发明专利技术涉及电路延时技术领域中的一种DDRPHY内部延时电路、运行方法和DDRPHY结构，包括若干组延时模块以及若干组与所述延时模块数量相匹配的多路复用器，若干所述延时模块与若干所述多路复用器串联连接，且相邻两组延时模块之间通过串联的一组多路复用器隔开，或相邻两组多路复用器之间通过串联的一组延时模块隔开，每组所述多路复用器输入端还连接有地址选择信号，解决了如何拓展延时单元中时间的选择性的问题。的选择性的问题。的选择性的问题。

【技术实现步骤摘要】
DDRPHY内部延时电路、运行方法和DDRPHY结构


[0001]本专利技术涉及电路延时
，具体涉及一种DDRPHY内部延时电路、运行方法和DDRPHY结构。

技术介绍

[0002]在不同的芯片上，由于ddrIO或者封装的延时不同，会导致芯片内部数据传输的时序被影响，而ddrphy就是用来应对这些不确定性的一个模块，所以对于不同的信号，ddrphy要能比较灵活地配置不同的延时，故选择一种使得延时选择范围大，变化精度高的延时结构变得非常重要。

技术实现思路

[0003]本专利技术针对现有技术中的缺点，提供了一种DDRPHY内部延时电路、运行方法和DDRPHY结构，解决了如何拓展延时单元中时间的选择性的问题。
[0004]为了解决上述技术问题，本专利技术通过下述技术方案得以解决：
[0005]一种DDRPHY内部延时电路，包括若干组延时模块以及若干组与所述延时模块数量相匹配的多路复用器，若干所述延时模块与若干所述多路复用器串联连接，且相邻两组延时模块之间通过串联的一组多路复用器隔开，或相邻两组多路复用器之间通过串联的一组延时模块隔开，每组所述多路复用器的输入端还连接有地址选择信号。
[0006]可选的，每组所述延时模块内设置有不同数量的缓冲器，且每组所述延时模块内的缓冲器数量设置为“2”的指数幂个。
[0007]可选的，若干所述延时模块串联时，根据每组延时模块内的缓冲器数量进行“2”的升幂排列。
[0008]可选的，每组所述延时模块内的缓冲器的类型相同设置。<br/>[0009]可选的，若干所述多路复用器为n级俩位的多路复用器。
[0010]可选的，若干所述延时模块运行时复用使用。
[0011]可选的，还包括延时抵消电路，所述延时抵消电路用于在不需要加延时模块部分，抵消多路复用器带来的延时。
[0012]可选的，所述延时抵消电路包括若干组多路复用器，若干所述多路复用器串联设置，且所述多路复用器的数量与所述延时模块的数量相同设置。
[0013]一种DDRPHY内部延时电路运行方法，所述运行方法应用于如上述任意一项所述的DDRPHY内部延时电路，包括以下步骤：
[0014]获取输入信号和获取地址选择信号，并将所述输入信号进行输入，将所述地址选择信号转换为二进制数据；
[0015]基于所述二进制数据判断是否加入延时模块，若是，则所述输入信号流经延时模块后得到输出信号，若否，则所述输入信号流经多路复用器后得到输出信号。
[0016]一种DDRPHY结构，所述DDRPHY结构包括如上述任意一项所述的DDRPHY内部延时电
路。
[0017]采用本专利技术提供的技术方案，与现有技术相比，具有如下有益效果：
[0018]通过采用多路复用器将不同的延时模块隔开，并通过select信号选择输入和输出之间延时模块的数目，达到控制延时的目的，并且不同的延时模块使用同类型的缓冲器，且缓冲器的数量按照升幂关系增加，使得select信号的值真好与电路中所加的缓冲器数量相同，从而使得电路延时的选择与修改更为简单。
附图说明
[0019]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为本实施例一提出的一种DDRPHY内部延时电路图；
[0021]图2为本实施例一提出的延时模块内部的缓冲器数量设置图；
[0022]图3为本实施例一提出的延时抵消电路结构。
具体实施方式
[0023]下面结合实施例对本专利技术做进一步的详细说明，以下实施例是对本专利技术的解释而本专利技术并不局限于以下实施例。
[0024]实施例一
[0025]一种DDRPHY内部延时电路，包括若干组延时模块以及若干组与延时模块数量相匹配的多路复用器，若干多路复用器为n级俩位的多路复用器，若干延时模块与若干多路复用器串联连接，且相邻两组延时模块之间通过串联的一组多路复用器隔开，或相邻两组多路复用器之间通过串联的一组延时模块隔开，每组多路复用器输入端还连接有地址选择信号。
[0026]具体地，如图1所示，本实施例以多路复用器和延时模块均设置有两组为例，首先输入信号din由多路复用器1的信号输入端输入，然后多路复用器1的信号输出端连接多路复用器2的信号输入端，多路复用器2的信号时呼出端得到延时后的信号dout，同时，多路复用器1的信号输入端还连接延时模块1的输出端，延时模块1的输入端与输入信号din相连，多路复用器2的信号输入端还连接延时模块2的输出端，而延时模块2的输入端与多路复用器1的信号输出端连接，另一方面，多路复用器2和多路复用器1的信号输入端均增加一路地址选择信号的输入，即增加select信号的输入。
[0027]此外，对于延时模块而言，每组延时模块内设置有不同数量的缓冲器，且每组延时模块内的缓冲器数量设置为“2”的指数幂个，若干延时模块串联时，根据每组延时模块内的缓冲器数量进行“2”的升幂排列，每组延时模块内的缓冲器的类型相同设置，即延时模块内的缓冲器(buffer)数量为2
n
，其中，n为自然数，且相邻的缓冲器的缓冲器数量呈升幂规则设置，如图2所示，为设置两组延时模块时，延时模块1和延时模块2内的缓冲器数量设置，具体地，延时模块1内的缓冲器数量为20个，即n＝0时；而延时模块2内的缓冲器数量为21个，即n＝1时。
[0028]另一方面，select信号的输入用于控制是否在信号传输过程中加入延时模块，具体地，通过select信号二进制转换后的结果作为判断是否在信号传输过程中加入延时模块的依据，更具体地，select信号二进制转换后的结果分为select[1]和select[0]两种情况，select[1]表示为select信号通过二进制转换后为1，定信号会流经延时模块后进入下一级电路，而select[0]则表示为select信号通过二进制转换后为0，定信号不会流经延时模块，即若干延时模块运行时复用使用，具体复用使用结果根据select信号决定。
[0029]更具象而言，延迟时间的选择是由不同多路复用器的1位sel信号进行控制，并且这n个1位的sel信号可以组成1个n位的select信号，这个select信号的值可以确定延时单元的个数，例如有4个多路复用器则select信号可以控制24‑
1个延时单元，当select信号为0时所有延时单元都不经过；当select信号为1时，最右边的多路复用器采用前一级信号输出端口传来的信号既延时模块传来的信号，其余的多路复用器都采用上端口传来的信号，不经过延时单元。
[0030]如图1所示，在多路复用器1上所输入的select信号经二进制转换后，转换结果为select[1]，而多路复用器2上所输入的select本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDRPHY内部延时电路，其特征在于，包括若干组延时模块以及若干组与所述延时模块数量相匹配的多路复用器，若干所述延时模块与若干所述多路复用器串联连接，且相邻两组延时模块之间通过串联的一组多路复用器隔开，或相邻两组多路复用器之间通过串联的一组延时模块隔开，每组所述多路复用器的输入端还连接有地址选择信号。2.根据权利要求1所述的一种DDRPHY内部延时电路，其特征在于，每组所述延时模块内设置有不同数量的缓冲器，且每组所述延时模块内的缓冲器数量设置为“2”的指数幂个。3.根据权利要求2所述的一种DDRPHY内部延时电路，其特征在于，若干所述延时模块串联时，根据每组延时模块内的缓冲器数量进行“2”的升幂排列。4.根据权利要求1所述的一种DDRPHY内部延时电路，其特征在于，每组所述延时模块内的缓冲器的类型相同设置。5.根据权利要求1所述的一种DDRPHY内部延时电路，其特征在于，若干所述多路复用器为n级俩位的多路复用器。6.根据权利要求1所述的一种DDRPHY内部延时电路，其特征在于，若干所述延时模块运...

【专利技术属性】
技术研发人员：李文龙，肖文勇，赵虎，何利蓉，
申请(专利权)人：杭州雄迈集成电路技术股份有限公司，
类型：发明
国别省市：