提供了一种鳍式单片半导体结构、其制造方法和半导体器件。该鳍式单片半导体结构包括衬底层(21)，相对于衬底层垂直延伸的鳍片结构，该鳍片结构包括垂直堆叠的层，其包括具有第一应变类型的底部半导体鳍区(34)，具有第二应变类型的顶部层半导体鳍区(26”)，以及在顶部半导体鳍片区(26”)和底部半导体鳍片区之间且将其电隔离的介电层(36A)，其中第一应变类型与第二应变类型不同。制造结构的方法包括在电介质层(22)内形成至少一个沟槽(24)并向下延伸至衬底层(21)，在至少一个沟槽(24)内并与衬底层(21)相邻地外延形成底部半导体基础区，其中外延形成底部半导体基础区进一步包括通过纵横比俘获在底部半导体基区内的缺陷，在底部半导体基底区上的至少一个沟槽(24)内外延形成第一半导体鳍片区(34)，该第一半导体鳍片区(34)具有第一应变类型，以及在第一半导体鳍片区域(34)上方的至少一个沟槽(24)内外延形成第二半导体鳍片区域(26”)，该第二半导体鳍片区域(26')具有第二应变类型，其中该第一应变类型与该第二应变类型不同。包括鳍式单片半导体结构的半导体器件在相同鳍的电隔离部分具有不同的应变特性。有不同的应变特性。有不同的应变特性。
【技术实现步骤摘要】
【国外来华专利技术】包括拉伸应变和压缩应变的鳍片部分的鳍片堆叠
[0001]本专利技术一般涉及电气、电子和计算机领域，并且更具体地涉及鳍式半导体结构和器件以及在鳍片堆叠(fin stack)的不同部分中具有不同应变的这样的结构和器件的制造。
技术介绍
[0002]鳍式场效应晶体管(FinFET)具有三维非平面配置，包括在衬底上方延伸的鳍状结构。一些nFET器件需要半导体层处于拉伸应变下以提高电子迁移率。诸如pFET器件的其它器件或元件需要半导体层处于压缩应变下以增强空穴迁移率。通过提供选定范围内的锗原子百分比，可以设计在弛豫Si1‑
x
Ge
x
层上外延生长的硅或硅锗层上的应变量。当前技术涉及使用SiGe合金，该SiGe合金在缓冲层(Si
0.75
Ge
0.25
)中具有例如百分之二十五(25％)的锗，并且在邻接的pFET层中具有包含更高百分比的锗的合金(例如Si 0.5
Ge 0.5
)。
技术实现思路
[0003]提供了用于制造在相同鳍的电隔离部分中具有不同应变属性的堆叠的鳍型CMOS器件的技术。还提供了包括堆叠的鳍型nFET和pFET器件的单片半导体结构，其表现出增强的载流子迁移率。
[0004]在一个方面，一种制造鳍式单片半导体结构的方法包括在电介质层内形成至少一个沟槽，并向下延伸到半导体衬底层，以及在所述至少一个沟槽内外延地形成底部半导体基础区，并邻接所述半导体衬底层。通过纵横比俘获来俘获底部半导体基础区内的缺陷。第一半导体鳍片区外延形成在底部半导体基础区上的至少一个沟槽内。第一半导体鳍片区具有第一应变类型。该方法进一步包括在该第一半导体鳍片区上方的该至少一个沟槽内外延形成第二半导体鳍片区，该第二半导体鳍片区具有第二应变类型。第一应变类型不同于第二应变类型。
[0005]在另一方面，鳍式单片半导体结构包括衬底层和相对于衬底层垂直延伸的鳍式结构。该鳍片结构包括垂直堆叠层，该垂直堆叠层包括具有第一应变类型的底部半导体鳍片区和具有第二应变类型的顶部半导体鳍区。第一应变类型不同于第二应变类型。电介质层使底部半导体鳍片区相对于顶部半导体鳍片区电隔离。
[0006]根据本专利技术的另一方面的半导体器件包括半导体衬底层和相对于半导体衬底层垂直延伸的多层叠层。该多层堆叠包括：n型FinFET，包括拉伸应变沟道区；p型FinFET，包括压缩应变沟道区；以及电介质层，垂直地位于n型FinFET和p型FinFET之间并将n型FinFET与p型FinFET电隔离。
[0007]如本文所公开的技术可以提供实质上有益的技术效果。仅作为示例而非限制，一个或多个实施例可提供以下优点中的一个或多个：
[0008]■
增加的晶体管密度；
[0009]■
增强的载流子迁移率；
[0010]■
在电隔离的鳍片部分的不同部分中的不同应变。
[0011]从以下结合附图阅读的对本专利技术的说明性实施例的详细描述中，这些和其它特征和优点将变得显而易见。
附图说明
[0012]以下附图仅以示例的方式呈现，而不是限制，其中，在所有的若干视图中，相同的附图标记(当使用时)指示对应的元件，并且其中：
[0013]图1A是包括半导体衬底上的构图的电介质层的示例性结构的示意性顶视平面图；
[0014]图1B是沿图1A的线X
‑
X截取的其示意性截面图；
[0015]图2A是在半导体衬底上和图案化电介质层中外延生长半导体鳍片材料之后的图1A所示的示例性结构的示意性俯视图；
[0016]图2B是沿图2A的线X
‑
X截取的示意性截面图；
[0017]图3A是在半导体鳍片材料的凹陷之后的图2A中所示的示例性结构的示意性顶视平面图；
[0018]图3B是沿图3A的线X
‑
X截取的其示意性截面图；
[0019]图4A是在图案化电介质层中外延生长另外的半导体鳍片材料并使其凹陷之后的图3A所示的示例性结构的示意性俯视图；
[0020]图4B是沿图4A的线X
‑
X截取的其示意性截面图；
[0021]图5A是在该另一半导体鳍片材料上外延生长薄半导体层以及在该薄半导体层上外延生长第一和第二半导体材料之后图4A所示的示例性结构的示意性俯视图；
[0022]图5B是沿图5A的线X
‑
X截取的其示意性截面图；
[0023]图6A是在图案化电介质层内形成硬掩模之后图5A所示的示例性结构的示意性俯视图；
[0024]图6B是沿图6A的线X
‑
X截取的其示意性截面图；
[0025]图7A是在形成邻接鳍片结构端部的电介质锚结构之后图6A所示的示例性结构的示意性俯视图；
[0026]图7B是沿图7A的线Y
‑
Y截取的其示意性截面图；
[0027]图8A是在使电介质层部分凹陷之后的图7A中所示的示例性结构的示意性顶视平面图；
[0028]图8B是沿图8A的线X
‑
X截取的其示意性截面图；
[0029]图8C是沿图8A的线Y
‑
Y截取的其示意性截面图；
[0030]图9A是在多层鳍片结构内形成空腔之后的图8A所示的示例性结构的示意性俯视图；
[0031]图9B是沿图9A的线X
‑
X截取的其示意性截面图；
[0032]图9C是沿图9A的线Y
‑
Y截取的其示意性截面图；
[0033]图10A是在其上沉积电介质填充物之后的图10A中所示的示例性结构的示意性俯视图；
[0034]图10B是沿图10A的线X
‑
X截取的其示意性截面图；
[0035]图10C是沿图10A的线Y
‑
Y截取的其示意性截面图；
[0036]图11A是在使电介质填充物凹陷并使电介质层进一步凹陷之后，图10A中所示的示例性结构的示意性顶视平面图，由此暴露包括相对应变的顶部和底部的堆叠的多层鳍片结构；
[0037]图11B是沿图11A的线X
‑
X截取的其示意性截面图；
[0038]图11C是沿图11A的线Y
‑
Y截取的其示意性截面图；
[0039]图12A是在CMOS制造之后图11A所示的示例性结构的示意性顶部平面图，以形成包括在压应变的鳍型pFET器件之上的拉应变的鳍型nFET器件的堆叠结构；
[0040]图12B是沿图12A的线X
‑
X截取的其示意性截面图；
[0041]图12C是沿图12A的线Y
‑
Y截取的其示意性截面图；
[0042]图13是示出用于制造堆叠的鳍型CMOS器件的示例性工艺流程的流程图；
[0043]图14是示出包括半导体衬底上的图案化的电介质层和本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种制造鳍式单片半导体结构的方法，包括：在电介质层内形成至少一个沟槽，所述沟槽向下延伸到半导体衬底层；在所述至少一个沟槽中外延形成底部半导体基础区，且所述底部半导体基础区邻接所述半导体衬底层，其中，外延形成所述底部半导体基础区进一步包括通过纵横比俘获来俘获所述底部半导体基础区内的缺陷；在所述底部半导体基础区上的所述至少一个沟槽内外延形成第一半导体鳍片区，所述第一半导体鳍片区具有第一应变类型；以及在所述第一半导体鳍片区上方的所述至少一个沟槽内外延地形成第二半导体鳍片区，所述第二半导体鳍片区具有第二应变类型；其中所述第一应变类型不同于所述第二应变类型。2.根据权利要求1所述的方法，其中，形成所述第一半导体鳍片区包括在所述底部半导体基区上外延生长第一半导体材料，并且使所述第一半导体材料凹陷在所述至少一个沟槽内。3.根据权利要求2所述的方法，还包括：在所述底部半导体鳍片区之上外延地形成顶部半导体基础区；以及用电绝缘体取代所述顶部半导体基础区。4.根据权利要求3所述的方法，其中，所述底部半导体基础区包括硅锗，并且所述第一半导体材料包括大于所述底部半导体基础区的锗浓度。5.根据权利要求3所述的方法，还包括：在所述电介质层内形成垂直于所述至少一个沟槽延伸并与所述至少一个沟槽相交的凹陷；以及在所述凹陷内形成电介质锚结构，所述第一和第二半导体鳍片区包括邻接所述电介质锚结构的端部。6.根据权利要求5所述的方法，其中，所述凹陷和所述电介质锚结构延伸到所述半导体衬底层中。7.根据权利要求1所述的方法，还包括：在所述第一半导体鳍片区上形成包括{111}表面平面的刻面的顶表面；以及在所述刻面顶表面上外延生长顶部半导体基础区。8.根据权利要求7所述的方法，其中，所述第二半导体鳍片区包括III
‑
V族化合物。9.根据权利要求7所述的方法，其中，外延地形成所述第二半导体鳍片区包括在所述顶部半导体基础区的所述刻面的顶部表面上生长化合物半导体材料。10.根据权利要求1所述的方法，还包括：将所述第二半导体鳍片区与所述第一半导体鳍片区电隔离；以及使所述电介质层凹陷，从而暴露所述第一半导体鳍片区和所述第二半导体鳍片区。11.一种鳍式单片半导体结构，包括：衬底层；以及相对于所述衬底层垂直延伸的鳍片结构，所述鳍片结构包括垂直堆叠层，所述垂直堆叠层包括：具有第一应变类型的底部半导体鳍片区；
具有第二应变类型的顶部半导体鳍片区；以及在所述底部半导体鳍片区之间并且相对于所述顶部半导体鳍片区而电隔离底部半导体鳍片区的电介质层；其中所述第一应变类型不同于所述第二应变类型。12.根据权利要求11所述的鳍式单片半导体结构，其中，所述鳍片结构还包括外延底部半导体基础区，所述外延底部半导体基础区位于所述衬底层上并包括弛豫的上部，所述底部半导体鳍片区相对于所述底部半导体基础区是外延的。13.根据权利要求12所述的鳍式单片半导体结构，其中，所述底部半导体鳍片区和所述底部半导体基础区包含锗，所述底部半导体基础区具有与...
【专利技术属性】
技术研发人员：程慷果，J，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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