一种半导体器件以及制备方法技术

本发明专利技术提供了一种半导体器件以及制备方法，在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。形成高质量的外延层提供了基础。形成高质量的外延层提供了基础。

【技术实现步骤摘要】
一种半导体器件以及制备方法


[0001]本专利技术涉及半导体领域，更具体地说，涉及一种半导体器件以及制备方法。

技术介绍

[0002]SiGe材料在异质结晶体管和应变硅量子点器件中具有重要作用，是实现应变硅材料的常用缓冲层材料。
[0003]在Si衬底上形成SiGe缓冲层可以降低失配，进一步生长接近驰豫的SiGe外延层；但是这种SiGe缓冲层往往比较厚，例如生长驰豫的Si
0.7
Ge
0.3
外延层需要约3μm的缓冲层，由于表面粗糙度随着生长厚度增加而增加，在生长这种厚度比较大的SiGe缓冲层时，会导致缓冲层的表面粗糙度非常高，严重时甚至会通过其他表面处理手段降低表面粗糙度，这种高粗糙度会影响后续生长；比如形成不利于Si沟道生长的超过1nm的表面粗糙度和差的电学性能；在生长驰豫的SiGe外延层的同时保持SiGe缓冲层低表面粗糙度是生长高质量应变器件的重点和难点。
[0004]因此，降低缓冲层的表面粗糙度成为了亟需解决的问题。

技术实现思路

[0005]有鉴于此，为解决上述问题，本专利技术提供一种半导体器件以及制备方法，技术方案如下：
[0006]一种半导体器件，所述半导体器件包括：
[0007]衬底；
[0008]位于所述衬底一侧的N组缓冲叠层，其中N≥1；N组所述缓冲叠层在第一方向上依次设置；所述第一方向垂直于所述衬底，且由所述衬底指向所述缓冲叠层；
[0009]所述缓冲叠层包括：在所述第一方向上依次设置的第一缓冲层以及第二缓冲层；所述第一缓冲层与所述第二缓冲层的材料相同，且所述第一缓冲层与所述第二缓冲层的材料分别包括第一缓变组分；
[0010]其中，在所述第一方向上，所述第一缓冲层中的所述第一缓变组分的含量逐渐增加；所述第二缓冲层中的所述第一缓变组分的含量逐渐减小；
[0011]位于第N组所述缓冲叠层背离所述衬底一侧的外延层。
[0012]可选的，在上述半导体器件中，所述第一缓变组分的含量为0％
‑
100％。
[0013]可选的，在上述半导体器件中，所述第一缓冲层与所述第二缓冲层的材料为SiGe材料。
[0014]可选的，在上述半导体器件中，所述第一缓变组分为Ge组分。
[0015]一种半导体器件的制备方法，所述制备方法包括：
[0016]提供一衬底；
[0017]在所述衬底一侧形成N组缓冲叠层，其中N≥1；N组所述缓冲叠层在第一方向上依次设置；所述第一方向垂直于所述衬底，且由所述衬底指向所述缓冲叠层；
[0018]所述缓冲叠层包括：在所述第一方向上依次设置的第一缓冲层以及第二缓冲层；所述第一缓冲层与所述第二缓冲层的材料相同，且所述第一缓冲层与所述第二缓冲层的材料分别包括第一缓变组分；其中，在所述第一方向上，所述第一缓冲层中的所述第一缓变组分的含量逐渐增加；所述第二缓冲层中的所述第一缓变组分的含量逐渐减小；
[0019]在第N组所述缓冲叠层背离所述衬底一侧形成外延层。
[0020]可选的，在上述制备方法中，所述在所述衬底一侧形成N组缓冲叠层包括：
[0021]确定每一组所述缓冲叠层中所述第一缓冲层与所述第二缓冲层的所述第一缓变组分在所述第一方向上最终的目标含量；
[0022]形成所述第一缓冲层，所述第一缓冲层中所述第一缓变组分在所述第一方向上的最大含量大于所述目标含量；
[0023]形成所述第二缓冲层，所述第二缓冲层中所述第一缓变组分在所述第一方向上的最小含量与所述目标含量相等，且所述第二缓冲层中所述第一缓变组分在所述第一方向上的最大含量与所述第一缓冲层中所述第一缓变组分在所述第一方向上的最大含量相等。
[0024]可选的，在上述制备方法中，所述第一缓冲层与所述第二缓冲层的材料为SiGe材料。
[0025]可选的，在上述制备方法中，所述第一缓变组分为Ge组分。
[0026]相较于现有技术，本专利技术实现的有益效果为：
[0027]在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。
附图说明
[0028]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0029]图1为本专利技术实施例提供的一种半导体器件的结构示意图；
[0030]图2为本专利技术实施例提供另一种半导体器件的结构示意图；
[0031]图3为本专利技术实施例提供又一种半导体器件的结构示意图；
[0032]图4为本专利技术实施例提供的缓冲叠层的结构示意图；
[0033]图5为本专利技术实施例提供的另一种缓冲叠层的结构示意图；
[0034]图6为本专利技术实施例提供的一种半导体器件制备方法的流程示意图；
[0035]图7为本专利技术实施例提供的另一种半导体器件制备方法的流程示意图。
具体实施方式
[0036]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0037]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0038]参考图1，图1为本专利技术实施例提供的一种半导体器件的结构示意图。
[0039]所述半导体器件包括：
[0040]衬底01；位于所述衬底01一侧的N组缓冲叠层02，其中N≥1；N组所述缓冲叠层02在第一方向上M依次设置；所述第一方向M垂直于所述衬底01，且由所述衬底01指向所述缓冲叠层02。
[0041]所述缓冲叠层02包括：在所述第一方向M上依次设置的第一缓冲层03以及第二缓冲层04；所述第一缓冲层03与所述第二缓冲层04的材料相同，且所述第一缓冲层03与所述第二缓冲层04的材料分别包括第一缓变组分。
[0042]其中，在所述第一方向M上，所述第一缓冲层03中的所述第一缓变组分的含量逐渐增加；所述第二缓冲层04中的所述第一缓变组分的含量逐渐减小。
[0043]位于第N组所述缓冲叠层02背离所述衬底01一侧的外延层05。
[0044]具体的，在本专利技术实施例中，衬底01可以为Si衬本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：衬底；位于所述衬底一侧的N组缓冲叠层，其中N≥1；N组所述缓冲叠层在第一方向上依次设置；所述第一方向垂直于所述衬底，且由所述衬底指向所述缓冲叠层；所述缓冲叠层包括：在所述第一方向上依次设置的第一缓冲层以及第二缓冲层；所述第一缓冲层与所述第二缓冲层的材料相同，且所述第一缓冲层与所述第二缓冲层的材料分别包括第一缓变组分；其中，在所述第一方向上，所述第一缓冲层中的所述第一缓变组分的含量逐渐增加；所述第二缓冲层中的所述第一缓变组分的含量逐渐减小；位于第N组所述缓冲叠层背离所述衬底一侧的外延层。2.根据权利要求1所述的半导体器件，其特征在于，所述第一缓变组分的含量为0％
‑
100％。3.根据权利要求1所述的半导体器件，其特征在于，所述第一缓冲层与所述第二缓冲层的材料为SiGe材料。4.根据权利要求3所述的半导体器件，其特征在于，所述第一缓变组分为Ge组分。5.一种半导体器件的制备方法，其特征在于，所述制备方法包括：提供一衬底；在所述衬底一侧形成N组缓冲叠层，其中N≥1；N组所述缓冲叠层在第一方向上依次设置；所述第一方向垂直于所述衬底，且由所述衬底指向所述缓冲叠...

【专利技术属性】
技术研发人员：刘靖雄，王桂磊，吴振华，孔真真，张毅文，任宇辉，
申请(专利权)人：合肥国家实验室，
类型：发明
国别省市：