液晶显示器的栅极线驱动装置制造方法及图纸

本发明专利技术涉及一种液晶显示器的栅极线驱动装置，包括多个栅极线驱动单元，每个栅极线驱动单元包括一移位寄存器，一上拉电路和一下拉电路；所述多个栅极线驱动单元依次串连在一起，每一行栅极线驱动单元的输出端子与当前行栅极线相连；其中，所述下拉电路包括ｎ个下拉控制开关，所述移位寄存器为所述ｎ个下拉控制开关依次分时提供周期性下拉驱动信号，ｎ为正整数，ｎ≥３。本发明专利技术提供的液晶显示器的栅极线驱动装置，通过多个下拉电路分时工作，大幅降低了非晶硅薄膜晶体管的偏压时间，提高了非晶硅薄膜晶体管的可靠度。

【技术实现步骤摘要】

本专利技术涉及一种液晶显示器的栅极线驱动装置，特别是涉及一种改善栅极线 驱动能力的液晶显示器的栅极线驱动装置。
技术介绍
液晶显示装置(LCD)由于其具有的重量轻、体积小、厚度薄的特点，已广泛 地被用在各种大中小尺寸的终端显示设备中。LCD包括用于显示图像的LCD面板以 及用于驱动LCD面板的数据和栅极驱动电路。LCD面板包括多条栅极线、数据线、 以及多个像素。每个像素均包括薄膜晶体管(TFT)和液晶电容器。数据驱动电路 将数据信号输出至数据线，以及栅极驱动电路将栅极驱动信号输出至栅极线。为了减少成本，可将栅极驱动电路做在面板上。目前，非晶硅已经被用来制 作集成的栅极驱动器，因为不需要额外的工序并且适合大规模生产。栅极驱动电 路与形成TFT的工艺相同并与TFT —起形成在LCD面板上。栅极驱动电路的各级彼此相连，顺序依次将栅极驱动信号输出至栅极线。当 前级的输入端连接到上一级的输出端，当前级的控制端连接到下一级的输出端。 图1是现有技术中栅极驱动器装置结构原理图，请参照图1，栅极驱动器包括多个 栅极线驱动单元SRC1， SRC2， SRC3， SRC4…，多个栅极线驱动单元SRC1 ， SRC2， SRC3， SRC4级联在一起，依次顺序的激活栅极线G1，G2，G3,G4，以响应时钟信号 CKV和反转时钟信号CKVB。当初始信号STV驱动第一级SRC1时，第一级SRC1导 通第一栅极线G1，以响应时钟信号CKV。导通的第一栅极线G1驱动第二级SRC2， 该SRC2导通第二栅极线G2，以响应反转时钟信号CKVB。导通的第二栅极线G2驱 动第三级SRC3，并同时关断第一级SRC1。各栅极线(Gl， G2， G3， G4…)以这种 方式依次顺序导通。图2是现有技术中栅极驱动器的移位寄存器示意图。请参见图2，该栅极线驱 动单元包括上拉控制开关Tup以及下拉控制开关Tdown，连接外部时钟信号和栅极 线，用于控制对栅极线Gn的输出；以及TFT的控制电路，连接外部时钟信号，用 于控制上拉和下拉TFT的顺序打开和关闭。在一帧时间内，每个单元提供一个高电压输出，使栅线打开并给像素充入来自输入数据线信号。当像素被充电后，栅线要保持在一个低电压来保持像素上的电荷。在TFT-LCD中，栅线几乎都是保持 在低电压水平。为了使栅线保持在低电压状态，下拉的TFT需要长时间保持在开 启状态。而非晶硅薄膜晶体管的栅极若长时间受到直流偏压，就会造成非晶硅薄 膜的劣化而出现很多缺陷，进而导致非晶硅薄膜晶体管的临界电压(threshold voltage)变得很大。因此，在图2所示的这种电路结构，在工作一段时间之后， 下拉TFT的性能劣化，临界电压就会向上漂移，使得输出信号的电压无法充电完 全，因此具有这种结构的栅极驱动器装置无法长时间正常工作。上述结构无法避免下拉TFT栅极长期处于高的直流偏压之下，造成该非晶硅 薄膜晶体管膜质劣化，引起临界电压的漂移，从而影响移位寄存器的输出特性， 降低了器件的稳定性。
技术实现思路
本专利技术所要解决的技术问题是提供一种液晶显示器的栅极线驱动装置，非晶 硅薄膜晶体管的栅极长时间受偏压而造成非晶硅薄膜劣化，提升非晶硅薄膜晶体管的可靠度，进而增加整体电路的稳定性。本专利技术为解决上述技术问题而采用的技术方案是提供一种液晶显示器的栅极 线驱动装置，包括多个栅极线驱动单元，每个栅极线驱动单元包括一移位寄存器， 一上拉电路和一下拉电路，所述移位寄存器为所述上拉电路和下拉电路提供上拉 驱动信号和下拉驱动信号；每个驱动单元提供时钟输入端子、置位端子和输出端 子，所述时钟输入端子和时钟信号线相连，相邻两行栅极线驱动单元的时钟输入 端子连接的时钟信号线的相位相反；所述多个栅极线驱动单元依次串连在一起， 其中，第一行栅极线驱动单元的置位端子与初始脉冲相连，其余栅极线驱动单元 的置位端子与前一行栅极线驱动单元的输出端子相连，每一行栅极线驱动单元的 输出端子与当前行栅极线相连；其中，所述下拉电路包括n个下拉控制开关，所 述移位寄存器为所述n个下拉控制开关依次分时提供周期性下拉驱动信号，n为正 整数，n》3。上述的液晶显示器的栅极线驱动装置，所述栅极线驱动装置通过TFT技术直 接在TFT下基板上形成。本专利技术对比现有技术有如下的有益效果本专利技术提供的液晶显示器的栅极线 驱动装置，通过多个下拉电路分时工作，大幅降低了非晶硅薄膜晶体管的偏压时间， 提高了非晶硅薄膜晶体管的可靠度。附图说明图1是现有技术中栅极驱动器装置结构原理图。 图2是现有技术中栅极驱动器的移位寄存器示意图。 图3是本专利技术栅极驱动器装置结构示意图。 '图4是图3中下拉驱动信号时序图。具体实施例方式下面结合附图及典型实施例对本专利技术作进一步说明。图3是本专利技术栅极驱动器装置结构示意图。请参见图1和图3，本专利技术提供的栅极线驱动装置包括多个栅极线驱动单元 (SRC1，SRC2， SRC3，…)，每个栅极线驱动单元包括一移位寄存器， 一上拉电路 和一下拉电路，所述移位寄存器为所述上拉电路和下拉电路提供上拉驱动信号和 下拉驱动信号；每个驱动单元提供时钟输入端子、置位端子和输出端子，相邻两 行栅极线驱动单元的时钟输入端子分别和时钟信号CKV、时钟信号CKVB相连，所 述时钟信号CKV和时钟信号CKVB的相位相反；所述多个栅极线驱动单元依次串连 在一起。例如对n(n为正整数)条栅极线(G1，G2， G3，…)，当n为奇数时，当前 行栅极线驱动单元的时钟输入端子与时钟信号CKV相连；当n为偶数时，当前行 栅极线驱动单元的时钟输入端子与时钟信号CKVB相连；第一行栅极线驱动单元的 置位端子与初始脉冲STV相连，其余栅极线驱动单元的置位端子与前一行栅极线 驱动单元的输出端子相连，每一行栅极线驱动单元的输出端子与当前行栅极线相 连。请继续参见图3，每个移位寄存器提供一个上拉信号Q节点和3个下拉信号 QB1， QB2和QB2节点。该移位寄存器连接的下拉电路包括3个下拉控制开关Tl， T2 和T3，所述移位寄存器通QB1， QB2和QB2输出节点分别为下拉控制开关T1，T2和 T3依次分时提供周期性下拉驱动信号，QB输出节点和下拉TFT的数量相对应，具体数量可以是2个以上。图4是图3中下拉驱动信号时序图。请参见图4，在一帧时间内，移位寄存器分时依次向各个QB节点输出打开信 号，打开相应的下拉TFT器件。QB1， QB2， QB3各节点依次输出打开信号，使得3 个下拉TFT轮替工作，维持栅线在低电压状态。具体来说，在第一个一帧时间内， QB1工作，QB2，QB3不工作；第二个一帧时间内，QB2工作，QB1，QB3不工作；第 三个一帧时间内，QB3工作，QB1，QB2不工作。也就是说在一帧时间内只有一个QB 点工作。这样的话原来的直流偏压被3个下拉控制开关T1，T2和T3所分配，3个 下拉控制开关Tl， T2和T3的工作时间为原来只有1个TFT工作时间的三分之一。 通过这种方法，QB点非晶硅薄膜晶体管的退化情况被大大降低。综上所述，本专利技术栅极驱动器装置的下拉电路包含多个下拉TFT， 一般可以为 3个或3个以上，移位寄存器相应地为所述多个下拉控制开关依次分时提供周期性 下拉驱动信号，使得每个下拉TFT工本文档来自技高网...

【技术保护点】
一种液晶显示器的栅极线驱动装置，包括：　多个栅极线驱动单元，每个栅极线驱动单元包括一移位寄存器，一上拉电路和一下拉电路，所述移位寄存器为所述上拉电路和下拉电路提供上拉驱动信号和下拉驱动信号；　每个驱动单元提供时钟输入端子、置位端 子和输出端子，所述时钟输入端子和时钟信号线相连，相邻两行栅极线驱动单元的时钟输入端子连接的时钟信号线的相位相反；　所述多个栅极线驱动单元依次串连在一起，其中，第一行栅极线驱动单元的置位端子与初始脉冲相连，其余栅极线驱动单元的置位端子与 前一行栅极线驱动单元的输出端子相连，每一行栅极线驱动单元的输出端子与当前行栅极线相连；　其特征在于，所述下拉电路包括ｎ个下拉控制开关，所述移位寄存器为所述ｎ个下拉控制开关依次分时提供周期性下拉驱动信号，ｎ为正整数，ｎ≥３。

【技术特征摘要】

【专利技术属性】
技术研发人员：周思思，黄秋平，
申请(专利权)人：上海广电光电子有限公司，
类型：发明
国别省市：31[中国|上海]