集成电路组件制造技术

本公开的各个方面阐述IC管芯、微电子组件以及相关器件和封装。一个方面涉及分解3D单片存储器和计算功能以实现紧密耦合以用于高带宽下的快速存储器存取。另一方面涉及：微电子组件，涉及具有3D单片存储器的纳米TSV。其它方面涉及管芯拼接和在微电子组件中使用玻璃载体结构。本文中公开的各个方面有利地提供一组鲁棒的实施方式，其可以在优化个别IC管芯、包括这种管芯中的一个或多个的微电子组件以及包括这种微电子组件中的一个或多个的IC封装和器件的性能方面实现显著的改进。和器件的性能方面实现显著的改进。和器件的性能方面实现显著的改进。

【技术实现步骤摘要】
【国外来华专利技术】集成电路组件
[0001]相关申请的交叉引用
[0002]本申请要求2020年12月1日提交的题为“集成电路组件”的美国临时专利申请序列第63/119,928号和2021年3月24日提交的题为“集成电路组件”的美国非临时专利申请序列第17/210，836号的权益和优先权，它们在此通过以其整体参考而并入。


[0003]本公开一般涉及半导体器件的领域，并且更特别地，涉及包括具有存储器和计算逻辑的IC结构的微电子组件的集成电路(IC)组件，以及相关的器件、封装和方法。

技术介绍

[0004]在过去的几十年里，IC中的特征的缩放已经成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限占用面积(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入增加数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对不断增加的容量的驱动不是没有问题。优化每个IC管芯和包括一个或多个管芯的每个IC封装的性能的必要性变得越来越重要。
附图说明
[0005]通过结合附图本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种微电子组件，包括：基底存储器结构，包括基底存储器管芯、基底计算管芯以及所述基底存储器管芯与所述基底计算管芯之间的接合界面；以及管芯堆叠，耦合到所述基底存储器结构，所述管芯堆叠包括堆叠存储器管芯和堆叠计算管芯；其中：所述基底存储器管芯包括多个存储器单元和基底存储器管芯控制逻辑，所述多个存储器单元包括后端晶体管，所述基底存储器管芯控制逻辑包括前端晶体管，所述基底计算管芯包括被配置成控制所述基底存储器管芯的操作的多个前端晶体管，所述微电子组件还包括延伸穿过所述基底存储器管芯与所述基底计算管芯之间的所述接合界面的信号通孔和电源通孔，其中，所述电源通孔的横截面尺寸和间距大于所述信号通孔的横截面尺寸和间距，并且通过使所述堆叠存储器管芯耦合到所述基底计算管芯而将所述管芯堆叠耦合到所述基底存储器结构。2.根据权利要求1所述的微电子组件，其中，所述多个存储器单元包括动态随机存取存储器单元。3.根据权利要求1所述的微电子组件，其中，所述堆叠存储器管芯包括多个静态随机存取存储器单元。4.根据权利要求1所述的微电子组件，其中，所述基底存储器结构包括非分层存储器。5.根据权利要求1所述的微电子组件，其中，所述堆叠存储器管芯包括分层存储器。6.根据权利要求1所述的微电子组件，其中，所述基底存储器管芯的多个存储器单元的后端晶体管耦合成多对后端晶体管，其中，对于所述多对中的对：所述对包括第一后端晶体管和第二后端晶体管，第一和第二后端晶体管共享沟道材料的连续层，第一和第二后端晶体管中的每个的栅极接触部和第一源极或漏极(S/D)接触部在所述沟道材料的第一表面上方，以及第一和第二后端晶体管中的每个的第二S/D接触部是在所述沟道材料的第二表面上方的共享S/D接触部，所述第二表面与所述第一表面相对。7.根据权利要求6所述的微电子组件，其中，所述第一后端晶体管的所述栅极接触部和所述第二后端晶体管的所述栅极接触部在所述沟道材料的部分上方，所述沟道材料的所述部分在所述沟道材料的与所述第一后端晶体管的第一S/D接触部导电接触的部分和所述沟道材料的与所述第二后端晶体管的第一S/D接触部导电接触的部分之间。8.根据权利要求1
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7中任一项所述的微电子组件，其中，所述基底存储器管芯与所述基底计算管芯之间的所述接合界面是混合接合界面。9.根据权利要求1
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7中任一项所述的微电子组件，其中，所述电源通孔的间距在约10微米与25微米之间，并且所述信号通孔的间距在约2微米与12微米之间。10.根据权利要求1
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7中任一项所述的微电子组件，其中，所述电源通孔的横截面尺寸在约7...

【专利技术属性】
技术研发人员：W，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：