内置ESD保护二极管的SGT器件及其制作方法技术

本发明专利技术涉及一种内置ESD保护二极管的SGT器件及其制作方法，它包括N型衬底、漏极金属、N型外延层、第一屏蔽栅氧化层、屏蔽栅P型多晶硅、第二屏蔽栅氧化层、P型多晶硅、N型多晶硅、控制栅多晶硅、P型体区、源极N+型掺杂区、背栅P+型掺杂区、绝缘介质层、源极金属与钝化层；在第一屏蔽栅氧化层的中间夹有屏蔽栅P型多晶硅，在第二屏蔽栅氧化层的中间夹有P型多晶硅、N型多晶硅与控制栅多晶硅，N型多晶硅位于P型多晶硅的正面，控制栅多晶硅位于N型多晶硅的正面。本发明专利技术在芯片面积相同的情况下提高SGT器件的ESD防护能力，同时不影响SGT器件的开关速度与频率。速度与频率。速度与频率。

【技术实现步骤摘要】
内置ESD保护二极管的SGT器件及其制作方法


[0001]本专利技术属于半导体器件
，具体地说是一种内置ESD保护二极管的SGT器件及其制作方法。

技术介绍

[0002]SGT（屏蔽栅），即Shielded gate trench (SGT) MOSFET，其基本结构如图10所示，它包括N型衬底000，在N型衬底000的背面设有漏极金属051，在N型衬底000的正面设有N型外延层001，在N型外延层001的正面设有沟槽01，在沟槽01的下段侧面以及底面设有第一屏蔽栅氧化层02，在第一屏蔽栅氧化层02的中间夹有屏蔽栅P型多晶硅21，在沟槽01的上段侧面设有第二屏蔽栅氧化层03，在第二屏蔽栅氧化层03的中间夹有控制栅多晶硅22，控制栅多晶硅22与屏蔽栅P型多晶硅21之间被氧化层隔开，在对应沟槽01外侧的N型外延层001的正面设有P型体区031，在P型体区031的正面设有源极N+型掺杂区42与背栅P+型掺杂区41，背栅P+型掺杂区41位于源极N+型掺杂区42的外侧，在源极N+型掺杂区42、背栅P+型掺杂区41、控制栅多晶硅22与第二屏蔽栅氧化层03的正面设有绝缘介质层40，在绝缘介质层40的正面设有源极金属50，源极金属50通过接触柱与源极N+型掺杂区42、背栅P+型掺杂区41以及控制栅多晶硅22相连，在源极金属50的正面设有钝化层60。
[0003]相比于传统的Trench（沟槽） MOSFET，SGT MOS将栅极分为了控制栅与屏蔽栅（或分离栅）两部分，屏蔽栅一般与源极相连保持低电位。由于屏蔽栅的存在，SGT MOSFET器件的Cgd（栅
‑
漏电容）几乎被完全屏蔽，这使得SGT器件的栅电荷大大降低从而能够大大提高器件的开关速度，降低开关损耗。然而传统SGT的ESD（静电放电）性能并没有得到专门优化，一般SGT的ESD防护设计依然采用在器件外单独设计ESD器件来解决，这就使得传统SGT器件产品的面积大大增加，从而增加成本。

技术实现思路

[0004]本专利技术的目的是克服现有技术中存在的不足，提供一种内置ESD保护二极管的SGT器件及其制作方法。
[0005]按照本专利技术提供的技术方案，所述内置ESD保护二极管的SGT器件，包括N型衬底，在N型衬底的背面设有漏极金属，在N型衬底的正面设有N型外延层，在N型外延层的正面设有沟槽，在沟槽的下段侧面以及底面设有第一屏蔽栅氧化层，在第一屏蔽栅氧化层的中间夹有屏蔽栅P型多晶硅，在沟槽的上段侧面设有第二屏蔽栅氧化层，第二屏蔽栅氧化层的单侧厚度小于第一屏蔽栅氧化层的单侧厚度；在第二屏蔽栅氧化层的中间夹有P型多晶硅、N型多晶硅与控制栅多晶硅，N型多晶硅位于P型多晶硅的正面，控制栅多晶硅位于N型多晶硅的正面；在对应沟槽外侧的N型外延层的正面设有P型体区，在P型体区的正面设有源极N+型掺杂区与背栅P+型掺杂区，背栅P+型掺杂区位于源极N+型掺杂区的外侧，在源极N+型掺杂区、背栅P+型掺杂区、控制栅多晶硅与第二屏蔽栅氧化层的正面设有绝缘介质层，在绝缘
介质层的正面设有源极金属，源极金属通过接触柱与源极N+型掺杂区、背栅P+型掺杂区以及控制栅多晶硅相连，在源极金属的正面设有钝化层。
[0006]作为优选，所述屏蔽栅P型多晶硅的宽度小于P型多晶硅的宽度，屏蔽栅P型多晶硅的厚度大于P型多晶硅的厚度。
[0007]作为优选，所述P型多晶硅、N型多晶硅与控制栅多晶硅的宽度相等，且P型多晶硅的厚度与N型多晶硅的厚度均小于控制栅多晶硅的厚度。
[0008]作为优选，所述控制栅多晶硅为N型控制栅多晶硅或者P型控制栅多晶硅。
[0009]作为优选，所述P型多晶硅的厚度与N型多晶硅的厚度相等。
[0010]作为优选，所述背栅P+型掺杂区的厚度大于源极N+型掺杂区的厚度。
[0011]上述的内置ESD保护二极管的SGT器件的制作方法，该制作方法包括以下步骤：S1、准备N型衬底；S2、在N型衬底的正面通过外延工艺制作出N型外延层，在N型外延层的正面挖出沟槽；S3、在沟槽内先通过热氧化工艺与刻蚀工艺制作出第一屏蔽栅氧化层，再通过多晶硅垫积及掺杂工艺与刻蚀工艺制作出屏蔽栅P型多晶硅；S4、在沟槽内先通过热氧化工艺与刻蚀工艺制作出第二屏蔽栅氧化层，再通过多晶硅垫积及掺杂工艺、刻蚀工艺与平坦化工艺制作出P型多晶硅；S5、在沟槽内通过多晶硅垫积及掺杂工艺、刻蚀工艺与平坦化工艺制作出N型多晶硅；S6、在沟槽内通过多晶硅垫积及掺杂工艺、刻蚀工艺与平坦化工艺制作出控制栅多晶硅；S7、在沟槽外侧的N型外延层的正面通过离子注入工艺、退火工艺与激活工艺制作出P型体区，在P型体区的正面通过离子注入工艺、退火工艺与激活工艺制作出源极N+型掺杂区以及位于源极N+型掺杂区外侧的背栅P+型掺杂区；S8、在源极N+型掺杂区、背栅P+型掺杂区、控制栅多晶硅与第二屏蔽栅氧化层的正面垫积出绝缘介质层，在对应背栅P+型掺杂区、源极N+型掺杂区与控制栅多晶硅位置的绝缘介质层上通过接触孔光刻工艺、刻蚀工艺刻蚀出接触孔，通过Al溅射工艺、光刻工艺与刻蚀工艺将源极金属制作出来，在接触孔内形成接触柱，在源极金属的正面垫积出钝化层；S9、通过光刻工艺与刻蚀工艺将钝化层刻穿，将源极金属露出以便封装，通过晶圆减薄工艺与背面金属化工艺将漏极金属制作出来。
[0012]本专利技术能够在芯片面积相同的情况下大大提高SGT器件的ESD防护能力，同时不影响SGT器件的开关速度与频率。本专利技术能够在ESD防护能力相同的情况下大大降低芯片的面积，降低了制作成本。
附图说明
[0013]图1是实施例1中步骤S1提供的N型衬底的结构示意图。
[0014]图2是实施例1中经过步骤S2形成的器件半成品的结构示意图。
[0015]图3是实施例1中经过步骤S3形成的器件半成品的结构示意图。
[0016]图4是实施例1中经过步骤S4形成的器件半成品的结构示意图。
[0017]图5是实施例1中经过步骤S5形成的器件半成品的结构示意图。
[0018]图6是实施例1中经过步骤S6形成的器件半成品的结构示意图。
[0019]图7是实施例1中经过步骤S7形成的器件半成品的结构示意图。
[0020]图8是实施例1中经过步骤S8形成的器件半成品的结构示意图。
[0021]图9是实施例1中经过步骤S9形成的器件成品的结构示意图。
[0022]图10是
技术介绍
中SGT MOS器件的结构示意图。
具体实施方式
[0023]以下说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0024]实施例1一种内置ESD保护二极管的SGT器件，如图9所示，包括N型衬底000，在N型衬底000的背面设有漏极金属051，在N型衬底000的正面设有N型外延层001，在N型本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内置ESD保护二极管的SGT器件，包括N型衬底（000），在N型衬底（000）的背面设有漏极金属（051），在N型衬底（000）的正面设有N型外延层（001），在N型外延层（001）的正面设有沟槽（01），在沟槽（01）的下段侧面以及底面设有第一屏蔽栅氧化层（02），在第一屏蔽栅氧化层（02）的中间夹有屏蔽栅P型多晶硅（21），在沟槽（01）的上段侧面设有第二屏蔽栅氧化层（03），第二屏蔽栅氧化层（03）的单侧厚度小于第一屏蔽栅氧化层（02）的单侧厚度；其特征是：在第二屏蔽栅氧化层（03）的中间夹有P型多晶硅（11）、N型多晶硅（12）与控制栅多晶硅（22），N型多晶硅（12）位于P型多晶硅（11）的正面，控制栅多晶硅（22）位于N型多晶硅（12）的正面；在对应沟槽（01）外侧的N型外延层（001）的正面设有P型体区（031），在P型体区（031）的正面设有源极N+型掺杂区（42）与背栅P+型掺杂区（41），背栅P+型掺杂区（41）位于源极N+型掺杂区（42）的外侧，在源极N+型掺杂区（42）、背栅P+型掺杂区（41）、控制栅多晶硅（22）与第二屏蔽栅氧化层（03）的正面设有绝缘介质层（40），在绝缘介质层（40）的正面设有源极金属（50），源极金属（50）通过接触柱与源极N+型掺杂区（42）、背栅P+型掺杂区（41）以及控制栅多晶硅（22）相连，在源极金属（50）的正面设有钝化层（60）。2.如权利要求1所述的内置ESD保护二极管的SGT器件，其特征是：所述屏蔽栅P型多晶硅（21）的宽度小于P型多晶硅（11）的宽度，屏蔽栅P型多晶硅（21）的厚度大于P型多晶硅（11）的厚度。3.如权利要求1所述的内置ESD保护二极管的SGT器件，其特征是：所述P型多晶硅（11）、N型多晶硅（12）与控制栅多晶硅（22）的宽度相等，且P型多晶硅（11）的厚度与N型多晶硅（12）的厚度均小于控制栅多晶硅（22）的厚度。4.如权利要求3所述的内置ESD保护二极管的SGT器件，其特征是：所述控制栅多晶硅（22）为N型控制栅多晶硅或者P型控制栅多晶硅。5.如权利要求3所述的内置ESD保护二极管的SGT器件...

【专利技术属性】
技术研发人员：朱伟东，赵泊然，李振道，孙明光，
申请(专利权)人：江苏应能微电子股份有限公司，
类型：发明
国别省市：