一种半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底，所述衬底包括第一器件区和第二器件区；第一沟道掺杂区，设置在所述第二器件区内；第二沟道掺杂区，设置在所述第一器件区内；外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；栅极介质层，设置在所述外延层和所述衬底上；多个栅极结构，设置在所述栅极介质层上；以及重掺杂区，设置在所述栅极结构的两侧。通过本发明专利技术提供的一种半导体器件及其制作方法，能够提高半导体器件的性能，并降低生产成本。成本。成本。

【技术实现步骤摘要】
一种半导体器件及其制作方法


[0001]本专利技术属于半导体
，特别涉及一种半导体器件及其制作方法。

技术介绍

[0002]随着半导体器件的发展，因具有优异的性能，广泛应用在集成电路、消费电子、通信系统、医疗仪器、光伏发电、照明、大功率功率转换和其他领域。例如互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）具有静态功耗极低、电源电压范围宽、抗干扰能力强、逻辑摆幅大、输入电阻极高、集成度高、温度稳定性好以及抗辐射能力强等优点，广泛应用于存储、放大器或开关等。而随着晶体管的特征尺寸的缩小，随机掺杂涨落（Random Doping Fluctuation，RDF）效应所造成的阈值电压波动越来越大，从而影响CMOS器件的均匀性和良率。
[0003]降低晶体管的阈值电压可以降低晶体管的工作电压，从而降低功耗。晶体管的阈值电压与沟道掺杂和栅极功函数密切相关。为了防止晶体管源极和漏极之间发生穿通(Punch
‑
through)，需要保持一定的沟道掺杂浓度，但这将增大晶体管的阈值电压。为了降低阈值电压，在传统工艺中，沉积多晶硅栅极薄膜之后往往需要对栅极薄膜进行掺杂处理，NMOS的栅极需要进行N型掺杂，PMOS的栅极需要进行P型掺杂，而这将增加光罩数量和工艺成本。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制作方法，能够同时提高不同类型半导体器件的性能，从而提高半导体器件的开关性能，同时可以省去一层光罩，降低工艺成本。
[0005]为解决上述技术问题，本专利技术是通过以下技术方案实现的。
[0006]本专利技术提供一种半导体器件，其至少包括：衬底，所述衬底包括第一器件区和第二器件区；第一沟道掺杂区，设置在所述第二器件区内；第二沟道掺杂区，设置在所述第一器件区内；外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；栅极介质层，设置在所述外延层和所述衬底上；多个栅极结构，设置在所述栅极介质层上；以及重掺杂区，设置在所述栅极结构的两侧。
[0007]在本专利技术一实施例中，所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。
[0008]在本专利技术一实施例中，所述外延层包括掺杂外延层，且所述掺杂外延层设置在所述第二沟道掺杂区上。
[0009]在本专利技术一实施例中，所述外延层包括硅外延层，且所述硅外延层设置在所述掺
杂外延层上。
[0010]在本专利技术一实施例中，所述掺杂外延层为碳离子掺杂的硅层，且所述碳离子的浓度由所述衬底向所述掺杂外延层的方向递减。
[0011]在本专利技术一实施例中，所述掺杂外延层中，所述碳离子的最大浓度为0.5%~1.5%。
[0012]在本专利技术一实施例中，多个所述栅极结构的材料为未掺杂的多晶硅。
[0013]在本专利技术一实施例中，所述外延层包括硅锗外延层，且所述硅锗外延层设置在所述第一沟道掺杂区上。
[0014]在本专利技术一实施例中，多个所述栅极结构的材料为N型掺杂的多晶硅。
[0015]在本专利技术一实施例中，所述重掺杂区的深度大于所述第一沟道掺杂区和/或所述沟道第三掺杂区的掺杂深度。
[0016]本专利技术还提供一种半导体器件的制作方法，包括：提供一衬底，所述衬底包括第一器件区和第二器件区；在所述第二器件区内形成第一沟道掺杂区；在所述第一器件区内形成第二沟道掺杂区；在所述第一沟道掺杂区或所述第二沟道掺杂区上形成外延层；在所述外延层和所述衬底上形成栅极介质层；在所述栅极介质层上形成多个栅极结构；以及在所述栅极结构的两侧形成重掺杂区。
[0017]综上所述，本专利技术提供一种半导体器件及其制作方法，能够减少衬底的损伤，减少缺陷，提高半导体器件的质量。保证半导体器件的阈值电压，并能够抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，同时可以保持未掺杂外延层的高载流子迁移率，能够同时提高不同类型半导体器件的性能，从而提高半导体器件的开关性能。能够抑制半导体器件的穿通，降低栅极诱导漏电流，从而降低半导体器件的功耗。可以省去一层光罩，降低工艺成本。
[0018]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0019]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为一实施例中衬底及第一光阻层分布示意图。
[0021]图2为一实施例中浅沟槽隔离结构示意图。
[0022]图3为一实施例中形成第一沟道掺杂区的分布示意图。
[0023]图4为一实施例中形成第二沟道掺杂区的分布示意图。
[0024]图5为一实施例中去除第一器件区的垫氧化层的示意图。
[0025]图6为一实施例中形成掺杂外延层的示意图。
[0026]图7为一实施例中形成外延层的示意图。
[0027]图8为一实施例中去除第二器件区的垫氧化层的示意图。
[0028]图9为一实施例中形成栅极介质层的示意图。
[0029]图10为一实施例中形成栅极结构的示意图。
[0030]图11为一实施例中形成侧墙结构的示意图。
[0031]图12为一实施例中半导体器件的示意图。
[0032]图13为另一实施例中第二沟道掺杂区的分布示意图。
[0033]图14为另一实施例中第一沟道掺杂区的分布示意图。
[0034]图15为另一实施例中去除第二器件区的垫氧化层的示意图。
[0035]图16为另一实施例中形成硅锗外延层的示意图。
[0036]图17为另一实施例中形成栅极介质层的示意图。
[0037]图18为另一实施例中形成栅极材料层的示意图。
[0038]图19为另一实施例中形成栅极结构和重掺杂区的示意图。
[0039]图20为另一实施例中半导体器件的示意图。
[0040]标号说明：100、衬底；10、第一器件区；20、第二器件区；110、牺牲氧化层；120、牺牲氮化层；130、第一光阻层；131、第一开口；140、浅沟槽隔离结构；150、第一沟道掺杂区；160、第二沟道掺杂区；170、掺杂外延层；180、硅外延层；190、栅极介质层；200、栅极材料层；201、第一栅极结构；202、第二栅极结构；210、侧墙结构；220、第一重掺杂区；230、第二重掺杂区；111、硅锗外延层；11、第一图案化光阻层；12、第二图案化光阻层。
具体实施方式
[0041]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底包括第一器件区和第二器件区；第一沟道掺杂区，设置在所述第二器件区内；第二沟道掺杂区，设置在所述第一器件区内；外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；栅极介质层，设置在所述外延层和所述衬底上；多个栅极结构，设置在所述栅极介质层上；以及重掺杂区，设置在所述栅极结构的两侧。2.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。3.根据权利要求2所述的半导体器件，其特征在于，所述外延层包括掺杂外延层，且所述掺杂外延层设置在所述第二沟道掺杂区上。4.根据权利要求3所述的半导体器件，其特征在于，所述外延层包括硅外延层，且所述硅外延层设置在所述掺杂外延层上。5.根据权利要求3所述的半导体器件，其特征在于，所述掺杂外延层为碳离子掺杂的硅层，且所述碳离子的浓度由所述衬底向所述掺杂外延层的方向递减。6.根据权利要求5所述的半导体器件，...

【专利技术属性】
技术研发人员：陈兴，黄普嵩，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：