SGT功率器件制造技术

本发明专利技术公开了一种SGT功率器件，屏蔽多晶硅形成于沟槽中，在俯视面上，沟槽排布结构包括：第四沟槽的环绕区域中形成有多个有源区，第一有源区中分布有第一沟槽，第二有源区中分布有第二沟槽；第一和第二沟槽互相垂直。各第三沟槽环绕在有源区的外侧。第四沟槽顶部设置有第一接触孔将底部的屏蔽多晶硅连接到漏极；第三沟槽顶部设置有第二接触孔将底部的屏蔽多晶硅连接到源极；在第四沟槽的外侧面外的半导体衬底表面形成有连接到漏极的第三接触孔，第三和第四沟槽之间具有第一间距，第一间距大于SGT功率器件的漂移区的纵向厚度的一半以上。相邻两个第三沟槽的之间具有第二间隔区。本发明专利技术能降低器件的应力并从而防止产生由器件的应力带来的工艺问题。件的应力带来的工艺问题。件的应力带来的工艺问题。

【技术实现步骤摘要】
SGT功率器件


[0001]本专利技术涉及一种半导体集成电路，特别是涉及一种SGT功率器件。

技术介绍

[0002]SGT功率器件如SGT MOSFET跟沟槽(Trench)MOSFET相比，是在器件的纵向加入了源极场板即和源极相连的屏蔽多晶硅。源极场板跟漂移区进行横向耗尽，从而可以在不降低器件击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而实现极低的比导通电阻。此外，SGT MOSFET跟Trench MOSFET相比，因为栅漏耦合电容(Cgd)更低，开关速度更快。因此，在越来越多的场合，SGT MOSFET开始替代Trench MOSFET。
[0003]如图1所示，是现有第一种SGT MOSFET的器件单元结构的结构示意图；现有第一种SGT MOSFET是由原胞区中的多个器件单元结构并联形成的，各所述器件单元结构包括：
[0004]第一栅极结构，形成于第一沟槽中，包括叠加在一起的屏蔽多晶硅103和多晶硅栅108；所述第一沟槽形成于第一导电类型掺杂的所述第一外延层102中，所述屏蔽多晶硅103和所述第一外延层102之间隔离有屏蔽介质层104，所述多晶硅栅108和所述第一外延层102之间隔离有栅介质层112，所述屏蔽多晶硅103和所述多晶硅栅108之间隔离有多晶硅间介质层107。
[0005]所述屏蔽多晶硅103和所述多晶硅栅108为上下叠加结构。
[0006]漂移区102，由所述第一外延层102组成，这里漂移区也采用标记2表示。
[0007]体区105，由形成于所述漂移区102表面的第二导电类型掺杂区组成。
[0008]源区109，由形成于所述体区105表面的第一导电类型重掺杂区组成。
[0009]漏区，由形成于所述漂移区102背面的第一导电类型重掺杂区组成。所述第一外延层102通常形成于半导体衬底101表面，所述漏区通过对所述半导体衬底101进行背面减薄后再形成，所述半导体衬底101能直接采用第一导电类型重掺杂的结构，这样对所述半导体衬底101进行减薄后就能直接形成所述漏区；或者，所述漏区在对所述半导体衬底101间减薄后再加第一导电类型重掺杂离子注入形成。所述半导体衬底101通常为硅衬底，所述第一外延层102通常为硅外延层。
[0010]所述第一沟槽的底部穿过所述体区105，所述源区109自对准形成于所述多晶硅栅108侧面的所述体区105的表面，所述多晶硅栅108的深度大于所述体区105的深度且被所述多晶硅栅108侧面覆盖的所述体区105的表面用于形成沟道。
[0011]所述多晶硅栅108通过穿过层间膜110的接触孔106连接到由正面金属层111组成的栅极。
[0012]所述源区109和所述体区105通过接触孔106连接到由正面金属层111组成的源极。
[0013]所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极。
[0014]N型沟槽MOSFET举例说明。第一外延层102通常形成于重掺杂的N型半导体衬底101如硅衬底上，半导体衬底101会在减薄后形成漏区。为了降低所述半导体衬底101的反扩，通常选择Arsenic衬底即砷掺杂的半导体衬底101。但是因为Phosphorus衬底即磷掺杂的半导
体衬底101目前工艺上可以实现的最低电阻率是低于Arsenic衬底。所以在衬底电阻占比比较高的场合，如40V以下的低压器件中，Phosphorus衬底也被经常使用。衬底越薄，不但对器件的散热更好，也可以更显著的降低衬底电阻。
[0015]所述屏蔽多晶硅103能通过屏蔽介质层104即场氧跟漂移区102实现横向耗尽，使得漂移区102的掺杂浓度相比于现有无屏蔽栅的沟槽MOSFET可以显著提升。
[0016]屏蔽介质层104需要承受器件的击穿电压，因此器件要求的击穿电压越高，屏蔽介质层104的厚度越厚。在实际工艺中，所述屏蔽多晶硅103跟所述多晶硅栅108一样通常都是由重掺杂的多晶硅组成。
[0017]如图2所示，是现有第二种SGT MOSFET的器件单元结构的结构示意图；现有第二种SGT MOSFET的器件单元结构和现有第一种SGT MOSFET的器件单元结构的区别之处为：
[0018]所述屏蔽多晶硅103a和所述多晶硅栅108a为左右叠加结构，对应左右叠加结构的栅极结构中的各相应结构的标记都加了a，如所述栅介质层用标记112a表示，所述屏蔽介质层用标记104a表示，所述多晶硅间介质层用标记107a表示。
[0019]现有第一种SGT MOSFET和现有第二种SGT MOSFET分别简称为“上下”结构和“左右”结构，这两种结构的优缺点如下：
[0020]“上下”结构的工艺实现更加的复杂，这是因为屏蔽多晶硅，无法跟接触孔直接相连，需要增加额外的光刻板和工艺步骤。
[0021]“左右”结构工艺实现简单，不需要特别复杂的工艺步骤。所有的结构包括多晶硅栅和屏蔽多晶硅都在半导体衬底101的表面，可以很方便的直接连接。“左右”结构跟“上下”结构相比，多晶硅栅和屏蔽多晶硅之间的交叠面积更大，所以会导致其输入电容也更大。
[0022]SGT MOSFET跟Trench MOSFET相比工艺实现更难，更重要的是SGT MOSFET，如果需要承受的击穿电压越高，其屏蔽多晶硅在漂移区的深度更深，其跟漂移区隔离的屏蔽介质层如氧化层厚度也要更厚。这不但给工艺的实现带来的极大的难度，更重要的是在漂移区中填入大量的氧化层，因为热膨胀系数的失配，也会带来大量的应力。这个应力让晶圆发生翘曲，影响了光刻的对准，从而导致对准精度的下降；更严重的是如果翘曲严重，光刻机台都无法工作，使得晶圆后续流片都无法进行。

技术实现思路

[0023]本专利技术所要解决的技术问题是提供一种SGT功率器件，能降低器件的应力并从而防止产生由器件的应力带来的工艺问题。
[0024]为解决上述技术问题，本专利技术提供的SGT功率器件的屏蔽多晶硅形成于沟槽中，所述沟槽形成于半导体衬底中，在所述屏蔽多晶硅和所述沟槽之间间隔有屏蔽介质层，所述沟槽的深度以及所述屏蔽介质层和所述半导体衬底材料的热膨胀系数的失配会在所述半导体衬底中产生应力。
[0025]在俯视面上，所述沟槽分成第一沟槽、第二沟槽、第三沟槽和第四沟槽，各所述沟槽组成的排布结构包括：
[0026]所述第四沟槽位于终端区中，所述第四沟槽呈环形结构，所述第四沟槽的环绕区域中形成有多个有源区，所述有源区包括至少一个第一有源区和至少一个第二有源区。
[0027]所述第一有源区中分布有多个所述第一沟槽，各所述第一沟槽呈条形结构且各所
述第一沟槽互相平行排列。
[0028]所述第二有源区中分布有多个所述第二沟槽，各所述第二沟槽呈条形结构且各所述第二沟槽互相平行排列。
[0029]各所述第一沟槽和各所述第二沟槽互相垂直，通过所述第一沟槽和所述第二沟槽的垂直设置以避免所述半导体衬底中的应力在一个方向集中并从而减少所述半导体衬底中的应力。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SGT功率器件，其特征在于，屏蔽多晶硅形成于沟槽中，所述沟槽形成于半导体衬底中，在所述屏蔽多晶硅和所述沟槽之间间隔有屏蔽介质层，所述沟槽的深度以及所述屏蔽介质层和所述半导体衬底材料的热膨胀系数的失配会在所述半导体衬底中产生应力；在俯视面上，所述沟槽分成第一沟槽、第二沟槽、第三沟槽和第四沟槽，各所述沟槽组成的排布结构包括：所述第四沟槽位于终端区中，所述第四沟槽呈环形结构，所述第四沟槽的环绕区域中形成有多个有源区，所述有源区包括至少一个第一有源区和至少一个第二有源区；所述第一有源区中分布有多个所述第一沟槽，各所述第一沟槽呈条形结构且各所述第一沟槽互相平行排列；所述第二有源区中分布有多个所述第二沟槽，各所述第二沟槽呈条形结构且各所述第二沟槽互相平行排列；各所述第一沟槽和各所述第二沟槽互相垂直，通过所述第一沟槽和所述第二沟槽的垂直设置以避免所述半导体衬底中的应力在一个方向集中并从而减少所述半导体衬底中的应力；各所述第三沟槽呈环形结构，各所述有源区的外侧都环绕由一个所述第三沟槽，各所述有源区位于对应的所述第三沟槽的内侧面所环绕的区域中，各所述第三沟槽的外侧面外为终端区；所述第四沟槽的环形结构的部分区域中设置有第一接触孔，所述第一接触孔的底部和所述第四沟槽中的所述屏蔽多晶硅连接，所述第一接触孔的顶部连接到漏极；各所述第三沟槽的环形结构的部分区域中设置有第二接触孔，各所述第二接触孔的底部和对应的所述第三沟槽中的所述屏蔽多晶硅连接，所述第二接触孔的顶部连接到源极；在所述第四沟槽的外侧面外的所述半导体衬底表面形成有第三接触孔，所述第三接触孔的顶部连接到所述漏极；所述第四沟槽的内侧面和相邻的各所述第三沟槽的外侧面之间具有第一间距，所述第一间距大于SGT功率器件的漂移区的纵向厚度的一半以上，以实现所述第三沟槽和所述第四沟槽之间的耐压；相邻两个所述第三沟槽的之间具有第二间隔区，所述第二间隔区的宽度为第二间距，所述第二间距保证两个相邻的所述第三沟槽对位于所述第二间隔区中的所述漂移区形成的耗尽区不会重叠。2.如权利要求1所述的SGT功率器件，其特征在于：在所述第四沟槽所环绕区域中，各所述第一沟槽所占面积和所述第二沟槽所占面积的比值在满足将所述半导体衬底中的应力减少到要求值以下的条件下根据版图需要进行调节。3.如权利要求2所述的SGT功率器件，其特征在于：在所述第四沟槽所环绕区域中，各所述第一沟槽所占面积和所述第二沟槽所占面积的比值为1：1。4.如权利要求1所述的SGT功率器件，其特征在于：各所述第一沟槽之间的间距以及各所述第二沟槽之间的间距都为第三间距，所述第二间距至少为所述第三间距的两倍。5.如权利要求4所述的SGT功率器件，其特征在于：各所述第三沟槽的环形结构为封闭环，各所述第三沟槽的环形结构呈四个角被圆弧化的矩形环。6.如权利要求5所述的SGT功率器件，其特征在于：各所述第一沟槽和对应的所述第三
沟槽都连通在一起，使各所述第一沟槽都呈闭环结构，各所述第一沟槽中的所述屏蔽多晶硅和所述第三沟槽中的所述屏蔽多晶硅相导通并通过所述第三沟槽顶部的所述第二接触孔连接到所述源极；各所述第二沟槽和对应的所述第三沟槽都连通在一起，使各所述第二沟槽都呈闭环结构，各所述第二沟槽中的所述屏蔽多晶硅和所述第三沟槽中的所述屏蔽多晶硅相导通并通过所述第三沟槽顶部的所述第二接触孔连接到所述源极。7.如权利要求6所述的SGT功率器件，其特征在于：在各所述第一沟槽的选定区域的顶部形成有第四接触孔，所述第四接触孔的底部和所述第一沟槽中的所述屏蔽多晶硅连接，所述第四接触孔的顶部连接到所述源极；在各所述第二沟槽的选定区域的顶部形成有第五接触孔，所述第五接触孔的底部和所述第二沟槽中的所述屏蔽多晶硅连接，所述第五接触孔的顶部连接到所述源极。8.如权利要求5所述的SGT功率器件，其特征在于：各所述第一沟槽的两端都和邻近的所述第三沟槽之间有间隔，各所述第二沟槽的两端都和邻近的所述第三沟槽之间有间隔，使得各所述第一沟槽和各所述第二沟槽都呈开环结构；在各所述第一沟槽的选定区域的顶部形成有第四接触孔，所述第四接触孔的底部和所述第一沟槽中的所述屏蔽多晶硅连接，所述第四接触孔的顶部连接到所述源极；在各所述第二沟槽的选定区域的...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：南通尚阳通集成电路有限公司，
类型：发明
国别省市：