【技术实现步骤摘要】
一种围栅隧穿场效应晶体管以及制作方法
[0001]本专利技术涉及半导体领域,尤其涉及一种围栅隧穿场效应晶体管以及制作方法。
技术介绍
[0002]随着晶体管的尺寸缩小,降低器件功耗已经成为集成电路技术中最重要的挑战之一。减小电源电压VDD是降低功耗最有效的方法之一。然而,为了保持足够高的开态电流,就需要保持足够高的过驱动电压,这就要求器件的阈值电压随着电源电压同时下降;而传统MOSFET器件亚阈摆受kT/q热力学限制存在理论极限,器件阈值电压减小将直接导致CMOS器件的关态泄漏电流呈指数增大,使得传统MOSFET在降低电源电压减小器件功耗方面面临越来越大的困难,器件工作电压VDD值在最新的CMOS技术节点中保持相对恒定。在这种情况下,具有超陡亚阈值摆幅的器件在超低功耗应用中有着巨大的潜力。隧穿场效应晶体管(TFET,Tunneling Field
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Effect Transistor)由于其优异的亚阈特性、较小的关态泄漏电流、低开关功耗等优良的电学特性,成为未来超低功耗集成电路应用中十分具有潜力的器件之一。
[0003][0004]尽管TFET在低功耗领域具有很大的优势,但其较小的开态电流一直以来都是限制TFET大规模产业应用的一个重要因素。而在TFET中,提高开态隧穿电流主要通过提高量子带带隧穿几率以及增大隧穿结面积来实现。因而,如何开发一种新的隧穿结面积更大的隧穿场效应晶体管,从而增大开态电流,成为本领域技术人员亟待要解决的技术重点。
技术实现思路
[0005]本专利技术 ...
【技术保护点】
【技术特征摘要】
1.一种围栅隧穿场效应晶体管,其特征在于,包括:衬底;所述衬底上包括:第一外延区、第二外延区、第一沟道区、第二沟道区以及第三沟道区;其中,所述第一沟道区、所述第二沟道区以及所述第三沟道区沿第一方向依次排列;所述第一方向表征了所述第一外延区指向所述第二外延区的方向;第一外延层,形成于所述第一外延区;第二外延层,形成于所述第二外延区;若干第一沟道层;所述若干第一沟道层覆盖所述第一沟道区、所述第二沟道区以及所述第三沟道区,每层第一沟道层的两端均分别接触所述第一外延层和所述第二外延层,并且所述若干第一沟道层沿远离所述衬底的方向上堆叠,且相邻两第一沟道层之间通过沟道空腔间隔;其中,所述每层第一沟道层均包括第一沟道部、第二沟道部以及第三沟道部;所述第一沟道部覆盖所述第一沟道区和部分所述第二沟道区,所述第二沟道部形成于所述第二沟道区的其它部分,所述第三沟道部形成于所述第三沟道区;内侧墙;填充于所述第一沟道区和所述第三沟道区的沟道空腔中;第二沟道层、栅介质层以及控制栅;均形成于所述第二沟道区中;其中,所述第二沟道层包裹部分所述第一沟道部和所述第二沟道部;所述栅介质层包围所述第二沟道层;所述控制栅包围所述栅介质层;其中,所述第一沟道部中掺杂有第一离子,所述第二沟道层中掺杂有第二离子;所述第一离子和所述第二离子的类型不同;所述第一外延层为源区或漏区,所述第二外延层对应地为漏区或源区。2.根据权利要求1所述的围栅隧穿场效应晶体管,其特征在于,所述围栅隧穿场效应晶体管还包括:欧姆接触层;形成于所述第一外延层、所述第二外延层以及所述控制栅的表面;层间介质层;形成于所述欧姆接触层和所述内侧墙表面;金属塞,贯穿所述层间介质层且连接所述欧姆接触层。3.根据权利要求2所述的围栅隧穿场效应晶体管,其特征在于,所述第三沟道部中掺杂有所述第二离子。4.根据权利要求2所述的围栅隧穿场效应晶体管,其特征在于,所述第三沟道部中仅部分区域掺杂所述第二离子,所述部分区域为靠近所述第二外延区的部分。5.根据权利要求3或4所述的围栅隧穿场效应晶体管,其特征在于,所述第二沟道层的沿所述第一方向的宽度为5nm
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200nm;所述第二沟道层的沿所述第一沟道层的堆叠方向上的厚度为3nm
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20nm。6.根据权利要求5所述的围栅隧穿场效应晶体管,其特征在于,所述第二沟道层与所述第一沟道部之间交叠的第一长度为5nm
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100nm;所述第一长度表征了所述第二沟道层与所述第一沟道部之间交叠部分沿沟道方向的长度。7.根据权利要求6所述的围栅隧穿场效应晶体管,其特征在于,所述第一沟道层的沿所述第一沟道层的堆叠方向上的厚度为3nm
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20nm。8.根据权利要求7所述的围栅隧穿场效应晶体管,其特征在于,所述第二沟道层的材料是II
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VI,III
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V和IV
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IV族的二元或三元化合物。9.根据权利要求8所述的围栅隧穿场效应晶体管,其特征在...
【专利技术属性】
技术研发人员:吴春蕾,许煜民,沈伯佥,赵斐,杨子辰,张卫,
申请(专利权)人:上海集成电路制造创新中心有限公司,
类型:发明
国别省市:
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