一种可耐极低负压的浮动衬底电压电路制造技术

本发明专利技术涉及一种可耐极低负压的浮动衬底电压电路，属于集成电路技术领域。所述浮动衬底电压电路包括：负压衬底电压选择电路、正压衬底电压选择电路、衬底电压选择控制电路。本发明专利技术通过将电路的衬底电压跟随输入信号变化，在负压时将衬底电压选择至输入负压、在正压时将衬底电压选择至GND，因此可以保证芯片在端口接入负压时不会损坏，也极大地降低了闩锁效应风险。应风险。应风险。

【技术实现步骤摘要】
一种可耐极低负压的浮动衬底电压电路


[0001]本专利技术涉及电子
，特别涉及集成电路
，具体是指一种可耐极低负压的浮动衬底电压电路。

技术介绍

[0002]随着无线电技术的发展，各种便携式可无线充电的移动设备越来越普遍。这些便携式智能无线充电设备随着开关速度和充电电压的提高以及开关管交替进行开关动作时，开关管漏极和源极将承受较大的电压和电流，因此需要特殊的可耐极端电压(如
±
40V)功率信号开关来控制线圈通道的开启与关闭。传统的BCD(Bipolar CMOS DMOS)工艺的芯片负向耐压一般为0.3V，因此，在不动态改变衬底SBU电压的前提下，只能使用SOI(silicon
‑
on
‑
insulator)工艺，这极大地提高了芯片的成本。而且作为功率开关管的NLDMOS是具有的NBL埋层的非完全隔离的器件，在物理上和MOS管的漏极是直接连接的，因此当输入信号接负压的过程中极易发生闩锁效应，造成器件损坏。
[0003]因此，有必要研究一种可随输入电压动态改变衬底SBU电压的技术方案。

技术实现思路

[0004]本专利技术的目的是克服了上述现有技术中的缺点，提供一种提供可耐极低负压的浮动衬底电压电路，以解决现有技术中功率开关管无法耐极限负压的问题。
[0005]为了实现上述的目的，本专利技术的可耐极低负压的浮动衬底电压电路具有如下构成：
[0006]该可耐极低负压的浮动衬底电压电路包括：负压衬底电压选择电路、正压衬底电压选择电路和衬底电压选择控制电路。其中，所述的负压衬底电压选择电路连接外部功率开关器件的输入信号，所述的衬底电压选择控制电路，用以连接并控制所述外部功率开关器件的衬底电压，当所述的输入信号为负压时，基于所述的负压衬底电压选择电路输出衬底电压为负压；当所述的输入信号为正压时，基于所述的正压衬底电压选择电路输出衬底电压为地GND。
[0007]该可耐极低负压的浮动衬底电压电路中，所述的输入信号包括信号a和信号b；所述负压衬底电压选择电路包括两个背靠背耐高压的第一功率管N1和第二功率管N2，所述的第一功率管N1的漏极连接信号a；所述的第二功率管N2的漏极连接信号b；所述的第一功率管N1的栅极和第二功率管N2的栅极相连，同时连接电荷泵模块4的输出端和第一高压NMOS管N3的漏极，即连接内部节点A；所述的第一和第二功率管N1和N2的源极相连，同时连接二极管3的正极和第二高压MOS管N4的漏极，即内部节点C；第一电源VDD模块5的输出端通过正向连接的所述的二极管3连接第一限流电阻2的上端；第一限流电阻2的下端连接第一NMOS开关管S1的漏极、第一电压裕度模块1的上端，同时连接第一高压NMOS管N3的栅极，即内部节点D；所述的第一高压NMOS管N3的源极和其B端(Body端)相连，第一高压NMOS管N3和第二高压NMOS管N4的源极、所述第一电压裕度模块1的下端、所述的第一NMOS开关管S1的源极连
接至衬底电压节点SBU；该第一NMOS开关管S1的源极和其B端(Body端)相连。
[0008]该可耐极低负压的浮动衬底电压电路中，所述正压衬底选择电路包括第二电压裕度模块10，该第二电压裕度模块10的上端连接至所述的衬底电压节点SBU，该第二电压裕度模块10的下端连接至第二限流电阻11的上端以及第三高压NMOS管N6的栅极；所述的第二限流电阻11的下端连接所述内部节点H；所述的第三电压裕度模块12的上端连接至所述的衬底电压节点SBU；所述的第三高压NMOS管N6的源极连接至所述的第三电压裕度模块12的下端，同时连接至第三NMOS开关管S3的栅极，即内部节点F；所述的第三NMOS开关管S3的源极连接至所述的衬底电压节点SBU；该所述的第三NMOS开关管S3的漏极和第四电压裕度模块13的下端、第三限流电阻14的上端、高压NMOS管N5的栅极相连；第四高压NMOS管N5的源极与所述的第四电压裕度模块13的上端连接所述的衬底电压节点SBU；该第四高压NMOS管N5的漏极连接至地GND；所述第三限流电阻14的下端连接至所述内部节点H；所述的第三NMOS开关管S3的源极连接所述的衬底电压节点SBU。
[0009]该可耐极低负压的浮动衬底电压电路中，所述衬底电压选择控制电路包括EN控制模块15，该EN控制模块15的输出端连接第一高压PMOS管P1的栅极，并连接具有反向功能的数字逻辑单元反相器9的输入端；所述的数字逻辑单元反相器9的输出端连接第二高压PMOS管P2的栅极；所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极均连接其B端；第二电源VDD模块8的输出端连接所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极；所述的第一高压PMOS管P1的漏极连接至第四限流电阻6的上端、第二NMOS开关管S2的栅极；第四限流电阻6和第五限流电阻7的下端、所述第二NMOS开关管S2的源极连接所述的衬底电压节点SBU；所述的第二NMOS开关管S2的漏极连接至所述的第五限流电阻7的上端、第二高压PMOS管P2的漏极以及连接至所述的第一NMOS开关管S1的栅极；所述的第二NMOS开关管S2的源极与其B端相连。
[0010]采用了该专利技术的可耐极低负压的浮动衬底电压电路，通过根据输入电压动态调整衬底电压的技术，极大地降低了输入信号为负压时闩锁效应风险，能够保证芯片防护极低负压而不损坏。
附图说明
[0011]图1为本专利技术的可耐极低负压的浮动衬底电压电路的结构示意性框图；
[0012]图2为现有技术中功率开关管常用的NLDMOS器件剖面图；
[0013]图3为图1中的正压SBU电压选择电路图；
[0014]图4为图1中的负压SBU电压选择电路图；
[0015]图5为图1中的SBU电压选择控制电路图；
[0016]图6为图1中的SBU电压随a输入端变化的仿真示意图；
[0017]图7为图1中的SBU电压随b输入端变化的仿真示意图。
具体实施方式
[0018]为了能够更清楚地理解本专利技术的
技术实现思路
，特举以下实施例详细说明。
[0019]结合图1和图2进行说明，本专利技术实施例提供一种可耐极低负压的浮动衬底(SBU)电压技术及电路。当输入端电压是负压的时候，衬底电压自动切换成输入的负压。当输入电
压为正压时，衬底电压自动切换为GND(地)。对于功率开关管而言，常用的NLDMOS结构如图2所示，NBL和输入端(漏端)为直接的物理相连，如果衬底电压无法做到自动切换，永久为GND,当输入端(漏端)为负压(如
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40V)的时候，必然存在NBL对衬底SBU的寄生二极管，此时NBL电压为
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40V，衬底SBU电压为GND，必然正向导通，产生大电流，从而损坏芯片。因此如图1所示的衬底SBU电压跟随输入端电压动态变化可以避免在输入端极端负压的情况下损坏芯片。一般地，本实施例中所述二极管、高压MOS管、功率开关管NLDMOS管的耐压本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可耐极低负压的浮动衬底电压电路，其特征在于，包括：负压衬底电压选择电路、正压衬底电压选择电路和衬底电压选择控制电路，所述的负压衬底电压选择电路连接外部功率开关器件的输入信号，所述的衬底电压选择控制电路，用以连接并控制所述外部功率开关器件的衬底电压，当所述的输入信号为负压时，基于所述的负压衬底电压选择电路输出衬底电压为负压；当所述的输入信号为正压时，基于所述的正压衬底电压选择电路输出衬底电压为地(GND)。2.根据权利要求1所述的可耐极低负压的浮动衬底电压电路，其特征在于，所述的输入信号包括信号a和信号b；所述负压衬底电压选择电路包括两个背靠背耐高压的第一功率管(N1)和第二功率管(N2)，所述的第一功率管(N1)的漏极连接信号a；所述的第二功率管(N2)的漏极连接信号b；所述的第一功率管(N1)的栅极和第二功率管(N2)的栅极相连，同时连接电荷泵模块(4)的输出端和第一高压NMOS管(N3)的漏极，即连接内部节点A；所述的第一功率管(N1)和第二功率管(N2)的源极相连，同时连接二极管(3)的正极和第二高压MOS管(N4)的漏极，即内部节点C；第一电源VDD模块(5)的输出端通过正向连接的所述的二极管(3)连接第一限流电阻(2)的上端；第一限流电阻(2)的下端连接第一NMOS开关管(S1)的漏极、第一电压裕度模块(1)的上端，同时连接第一高压NMOS管(N3)的栅极，即内部节点D；所述的第一高压NMOS管(N3)的源极和其B端相连，第一高压NMOS管(N3)和第二高压NMOS管(N4)的源极、所述第一电压裕度模块(1)的下端、所述的第一NMOS开关管(S1)的源极连接至衬底电压节点SBU；该第一NMOS开关管(S1)的源极和其B端相连。3.根据权利要求2所述的可耐极低负压的浮动衬底电压电路，其特征在于，所述正压衬底选择电路包括第二电压裕度模块(10)，该第二电压裕度模块(10)的上端连接至所述的衬底电压节点SBU，该第二电压裕度模块(10)的下端连接至第二限流电阻(11)的上端以及第三高压N...

【专利技术属性】
技术研发人员：刘康生，朱梦婷，杨世季，郭亚，
申请(专利权)人：无锡力芯微电子股份有限公司，
类型：发明
国别省市：