【技术实现步骤摘要】
一种存储芯片置乱测试方法、装置、设备及存储介质
[0001]本专利技术属于存储芯片测试
，具体涉及一种存储芯片置乱测试方法、装置、设备及存储介质。
技术介绍
[0002]存储芯片，是嵌入式系统芯片的概念在存储行业的具体应用。因此，无论是系统芯片还是存储芯片，都是通过在单一芯片中嵌入软件，实现多功能和高性能，以及对多种协议、多种硬件和不同应用的支持。
[0003]在存储行业中，存储芯片主要以如下两种方式实现产品化：
[0004](1)以ASIC(Application Specific Integrated Circuit，专用集成电路)技术实现存储芯片，即ASIC在存储和网络行业已经得到了广泛应用；除了可以大幅度地提高系统处理能力，加快产品研发速度以外，ASIC更适于大批量生产的产品，根椐固定需求完成标准化设计；在存储行业，ASIC通常用来实现存储产品技术的某些功能，被用做加速器，或缓解各种优化技术的大量运算对CPU造成的过量负载所导致的系统整体性能的下降；
[0005](2)以FPGA(Fie...
【技术保护点】
【技术特征摘要】
1.一种存储芯片置乱测试方法，其特征在于，包括：获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；应用所述原始置乱方案对所述目标存储芯片进行置乱测试。2.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，包括：判断所述置乱真值表是否为随机数据；若是，则直接将原始置乱方案存储在本地存储器中，以便在对所述目标存储芯片进行置乱测试时直接进行方案读取并应用，否则针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系。3.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，判断所述置乱真值表是否为随机数据，包括：判断所述置乱真值表是否是以与门、或门和/或非门为基础的置乱数据，若是，则判定所述置乱真值表不为随机数据，否则判定所述置乱真值表为随机数据。4.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，对所述原始置乱方案进行压缩转换处理，得到新置乱方案，包括：将在所述置乱真值表中的所有所述输入地址添加到新置乱方案中；针对所述各根地址输出管脚，判断对应的规范布尔表达式的所需存储空间大小是否小于等于k比特，若是，则将对应的规范布尔表达式添加到所述新置乱方案中，否则将在所述置乱真值表中的对应比特值以及与所有所述输入地址的对应关系添加到所述新置乱方案中，其中，k表示小于等于K的正整数，K表示在所述置乱真值表中的输入地址总数。5.根据权利要求4所述的存储芯片置乱测试方法，其特征在于，当针对在所述所有地址输出管脚中的某根地址输出管脚，判定对应的规范布尔表达式的所需存储空间大小大于k
比特时，所述方法还包括：将所述置乱真值表拆分为两个子真值表，其中，所述两个子真值表中的...
【专利技术属性】
技术研发人员：张琦，吉润宰，郝学塨，
申请(专利权)人：合肥悦芯半导体科技有限公司，
类型：发明
国别省市：
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