DRAM总线故障检测方法、装置、存储介质及程序产品制造方法及图纸

本申请实施例公开了一种DRAM总线故障检测方法、装置、存储介质及程序产品，属于存储器技术领域。在本申请实施例中，基于DRAM颗粒所连接的数据总线对MR地址进行写操作和读操作，基于所写的数据和所读取的数据，即能够检测数据总线存在的故障。基于DRAM颗粒所连接的地址总线对MR地址进行写操作和读操作，基于所写的数据和所读取的数据，即能够检测地址总线存在的故障。本方案无需增加额外的硬件管脚、复杂的逻辑电路及校验软件，即能够实现对DRAM总线的故障检测。的故障检测。的故障检测。

【技术实现步骤摘要】
DRAM总线故障检测方法、装置、存储介质及程序产品


[0001]本申请实施例涉及存储器
，特别涉及一种DRAM总线故障检测方法、装置、存储介质及程序产品。

技术介绍

[0002]动态随机存储器(dynamic random access memory，DRAM)在服务器、个人计算机、网络设备等设备中的单板上都会普遍使用，且用量很大。DRAM接口使用了大量的并行总线，导致总线故障所引起的单板失效率较高。因此，需要对DRAM总线进行故障检测。
[0003]在相关技术中，联合电子设备工程委员会(joint electron device engineering council， JEDEC)提出了一种总线连通性检测方案，以检测DRAM总线故障。该方案需要在DRAM 以及双倍速率同步物理逻辑(double data rate physical，DDR PHY)上分别增加TEN管脚以及逻辑电路。根据所增加的TEN管脚和逻辑电路设计校验软件。其中，DDR PHY是单板中处理芯片的接口单元，DDR PHY与DRAM之间通过总线连接。在DRAM上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种动态随机存储器DRAM总线故障检测方法，其特征在于，所述方法包括：基于第一DRAM颗粒所连接的数据总线，对第一模式寄存器MR地址依次进行写操作和读操作，基于向所述第一MR地址所写的数据和从所述第一MR地址所读取的数据，检测所述数据总线存在的故障，所述第一MR地址为所述第一DRAM颗粒中的一个MR地址，所述第一DRAM颗粒为存储系统所包括的一个DRAM颗粒；基于所述第一DRAM颗粒所连接的地址总线，依次对第二MR地址进行写操作，对第三MR地址进行写操作，对所述第二MR地址进行读操作，基于向所述第二MR地址所写的数据和从所述第二MR地址所读取的数据，检测所述地址总线存在的故障，所述第二MR地址和所述第三MR地址为所述第一DRAM颗粒中不同的MR地址。2.如权利要求1所述的方法，其特征在于，向所述第一MR地址所写的数据为第一数据，从所述第一MR地址所读取的数据为第二数据；所述基于向所述第一MR地址所写的数据和从所述第一MR地址所读取的数据，检测所述数据总线存在的故障，包括：通过对比所述第一数据与所述第二数据中对应比特位的数值一致性，以检测所述数据总线存在的故障。3.如权利要求2所述的方法，其特征在于，所述第一数据中各个比特位的数值均为0；所述通过对比所述第一数据与所述第二数据中对应比特位的数值一致性，以检测所述数据总线存在的故障，包括：如果所述第二数据中存在一个或多个第一比特位的数值为1，则确定所述数据总线中的一个或多个第一数据线存在固定为1的故障，所述一个或多个第一比特位与所述一个或多个第一数据线一一对应。4.如权利要求2所述的方法，其特征在于，所述第一数据中各个比特位的数值均为1；所述通过对比所述第一数据与所述第二数据中对应比特位的数值一致性，以检测所述数据总线存在的故障，包括：如果所述第二数据中存在一个或多个第二比特位的数值为0，则确定所述数据总线中的一个或多个第二数据线存在固定为0的故障，所述一个或多个第二比特位与所述一个或多个第二数据线一一对应。5.如权利要求2所述的方法，其特征在于，所述第一数据中参考比特位的数值为0，所述第一数据中除所述参考比特位之外的各个比特位的数值均为1；所述通过对比所述第一数据与所述第二数据中对应比特位的数值一致性，以检测所述数据总线存在的故障，包括：如果所述第二数据中除所述参考比特位之外的一个或多个第三比特位的数值为0，则确定所述数据总线中的一个或多个第三数据线存在固定为0的故障或短路故障，所述一个或多个第三比特位与所述一个或多个第三数据线一一对应。6.如权利要求2所述的方法，其特征在于，所述第一数据中参考比特位的数值为1，所述第一数据中除所述参考比特位之外的各个比特位的数值均为0；所述通过对比所述第一数据与所述第二数据中对应比特位的数值一致性，以检测所述数据总线存在的故障，包括：如果所述第二数据中除所述参考比特位之外的一个或多个第四比特位的数值为1，则
确定所述数据总线中的一个或多个第四数据线存在固定为1的故障或短路故障，所述一个或多个第四比特位与所述一个或多个第四数据线一一对应。7.如权利要求1
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6任一所述的方法，其特征在于，所述第一DRAM颗粒所连接的命令线和地址线不存在复用，向所述第二MR地址所写的数据为第三数据，向所述第三MR地址所写的数据与所述第三数据不同，从所述第二MR地址所读取的数据为第四数据；所述基于向所述第二MR地址所写的数据和从所述第二MR地址所读取的数据，检测所述地址总线存在的故障，包括：通过对比所述第三数据与所述第四数据的数据一致性，以检测所述地址总线存在的故障。8.如权利要求7所述的方法，其特征在于，所述第二MR地址中各个比特位的数值均为1，所述第三MR地址中参考比特位的数值为0，所述第三MR地址中除所述参考比特位之外的各个比特位的数值均为1；所述通过对比所述第三数据与所述第四数据的数据一致性，以检测所述地址总线存在的故障，包括：如果所述第三数据与所述第四数据不一致，则确定所述地址总线中的第一地址线存在固定为1的故障或短路故障，所述第一地址线与所述参考比特位对应。9.如权利要求7所述的方法，其特征在于，所述第二MR地址中各个比特位的数值均为0，所述第三MR地址中参考比特位的数值为1，所述第一地址中除所述参考比特位之外的各个比特位的数值均为0；所述通过对比所述第三数据与所述第四数据的数据一致性，以检测所述地址总线存在的故障，包括：如果所述第三数据与所述第四数据不一致，则确定所述地址总线中的第二地址线存在固定为0的故障或短路故障，所述第二地址线与所述参考比特位对应。10.如权利要求1
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9任一所述的方法，其特征在于，所述方法还包括：通过对第四MR地址依次执行写操作和读操作，以检测所述第一DRAM颗粒所连接的控制总线和/或命令地址CA总线是否存在故障，所述第四MR地址为所述第一DRAM颗粒中的一个MR地址。11.如权利要求10所述的方法，其特征在于，所述通过对第四MR地址依次执行写操作和读操作，以检测所述第一DRAM颗粒所连接的控制总线和/或命令地址CA总线是否存在故障，包括：对所述第四MR地址依次执行写操作和读操作；在对所述第四MR地址所执行的读操作的结...

【专利技术属性】
技术研发人员：丁旭，沈锡放，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：