时间去偏差电路、系统及电子设备技术方案

本实用新型专利技术实施例提供一种时间去偏差电路、系统及电子设备，所述时间去偏差电路包括：缓冲存储器，用于存储各线路的数据信息，一个线路的数据信息包括一个线路的数据内容和数据标志；读控制电路，用于产生读信号和原始读指针，所述读信号用于控制所述缓冲存储器输出存储的数据信息；去偏差控制电路，用于在所述缓冲存储器输出的数据信息中存在所有线路的数据标志时，对所述原始读指针和各线路偏差时间进行计算，得到各线路的新读指针；将所述新读指针传递给所述缓冲存储器，以控制所述缓冲存储器输出去除时间偏差后的各线路的数据信息。本实用新型专利技术实施例提供的技术方案，可去除多线路数据之间的时间偏差，降低数据的访问延迟。迟。迟。

【技术实现步骤摘要】
时间去偏差电路、系统及电子设备


[0001]本技术实施例涉及计算机硬件设计
，尤其涉及一种时间去偏差电路、系统及电子设备。

技术介绍

[0002]数据传输接口可以应用于数据发送电路和数据接收电路之间的数据传输，在利用数据传输接口传输多线路的数据时，各线路的数据在经过传输后会存在时间偏差，因此如何去除多线路的数据之间的时间偏差，并且降低数据的访问延迟，成为了本领域技术人员亟需解决的技术问题。

技术实现思路

[0003]本技术实施例解决的技术问题是如何去除多线路的数据之间的时间偏差，并且降低数据的访问延迟。
[0004]为解决上述问题，本技术实施例提供如下技术方案。
[0005]第一方面，本技术实施例提供一种时间去偏差电路，包括：
[0006]缓冲存储器，用于存储各线路的数据信息，一个线路的数据信息包括一个线路的数据内容和数据标志；
[0007]读控制电路，用于产生读信号和原始读指针，所述读信号用于控制所述缓冲存储器输出存储的数据信息；
[0008]去偏差控制电路，用于在所述缓冲存储器输出的数据信息中存在所有线路的数据标志时，对所述原始读指针和各线路偏差时间进行计算，得到各线路的新读指针；将所述新读指针传递给所述缓冲存储器，以控制所述缓冲存储器输出去除时间偏差后的各线路的数据信息。
[0009]第二方面，本技术实施例提供一种时间去偏差系统，包括：数据接收电路，所述数据接收电路包括如第一方面所述的时间去偏差电路。
[0010]第三方面，本技术实施例还提供了一种电子设备，包括如第二方面所述的时间去偏差系统。
[0011]数据发送电路通过数据传输接口传输多线路数据(数据内容)时，所出现的传输后的多线路数据之间存在时间偏差的问题，主要是由于数据发送电路中的缓冲存储器需要通过数据传输接口，向数据接收电路传输多线路数据所引起的；因此，本技术实施例提供应用于数据接收电路的时间去偏差电路，通过在时间去偏差电路中合并缓冲存储器和用于去除时间偏差的去偏差控制电路，以在较低的延迟周期内，去除线路之间的时间偏差。该时间去偏差电路包括缓冲存储器、读控制电路和去偏差控制电路。缓冲存储器，可存储数据发送电路传递的各线路的数据信息，一个线路的数据信息包括一个线路的数据内容和数据标志；读控制电路可产生读信号和原始读指针，读信号用于控制缓冲存储器输出存储的数据信息；去偏差控制电路可在所述缓冲存储器输出的数据信息中存在所有线路的数据标志
时，对原始读指针和各线路的偏差时间进行计算，得到各线路的新读指针；将新读指针传递给所述缓冲存储器，以在新读指针的作用下，控制所述缓冲存储器输出去除时间偏差后的各线路的数据信息。本技术实施例可在新型的数据接收电路中，利用去偏差控制电路将缓冲存储器中存储的各线路的数据信息之间的时间偏差进行去除，并且降低数据发送电路和数据接收电路之间多线路数据信息的访问延迟。
[0012]可见，本技术实施例所提供的技术方案，在数据接收电路中，设置有包括缓冲存储器、读控制电路、去偏差控制电路的时间去偏差电路，通过将缓冲存储器设置于所述数据接收电路中，以实现缓冲存储器和去偏差控制电路的合并，避免在缓冲存储器和所述去偏差控制电路之间通过数据传输接口传输多线路数据信息；并且，进一步的基于所述读控制电路产生的原始读指针，和所述去偏差控制电路内部获得的各线路的偏差时间进行计算，对所述原始读指针对应的存储位置进行调整；以对缓冲存储器中存储的各线路的数据信息之间存在的时间偏差进行去除，由于数据信息中包含有数据内容，因此可以确保多线路数据去偏差的同时，降低多线路数据的访问延迟。
附图说明
[0013]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0014]图1为时间去偏差系统的一电路示意图。
[0015]图2为时间去偏差系统的另一电路示意图。
[0016]图3为时间去偏差电路的一电路结构示意图。
[0017]图4为原始读指针的配置示意图。
[0018]图5为本技术实施例提供的一种可选硬件设备架构。
具体实施方式
[0019]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0020]数据传输接口通过将数据发送电路中产生的数据(数据内容)传输至数据接收电路中，以实现不同设备的数据访问需求。如在中央处理器需要通过高速串行接口，访问内存中存储的数据内容，以完成数据的访问。随着硬件设备功能的不断扩展，硬件设备内部或者不同的硬件设备之间对于数据访问的应用需求也就越来越大；尤其在人工智能和大数据运算领域。CPU需要访问的数据的需求量很大，对数据访问的延迟要求也就越来越严格，因此，数据传输接口在传输多线路数据时，为保证各数据访问的质量，需要降低多线路数据之间的访问延迟。
[0021]请参考图1，图1为时间去偏差系统的一电路示意图。
[0022]如图所示，该架构包括数据传输接口01、数据发送电路1和数据接收电路2，其中，
所述数据发送电路1和所述数据接收电路2通过数据传输接口01连接；其中，所述数据发送电路1中设置有物理层模拟接收电路10、串转并电路11、缓冲存储器12；所述数据接收电路2中设置有时间去偏差控制电路20。
[0023]在时间去偏差系统的工作过程中，首先，数据发送电路1中的物理层模拟接收电路10接收输入数据，即多线路的数据；然后通过串转并电路11将物理层模拟接收电路10接收到的具有串行性质的输入数据转换为并行数据，即将串行性质的输入数据转换为并行的多线路数据(数据内容)；接着将并行的多线路数据传输至所述缓冲存储器12中，缓冲存储器12将多线路数据通过数据传输接口01发送至数据接收电路2中的时间去偏差控制电路20；然后，利用时间去偏差控制电路20对多线路数据中各线路之间的数据所存在的时间偏差进行去除，得到去除时间偏差后的各线路的数据，即输出数据。
[0024]其中，所述本地时钟是由所述数据接收电路2的内部自己生成的，所述恢复时钟是由所述数据发送电路1的内部自己生成的；且所述本地时钟的时钟频率与所述恢复时钟的时钟频率相同，使得数据发送电路1将多线路的数据发送至数据接收电路2之后，多线路的数据可以根据恢复时钟和本地时钟之间的对应关系，保证数据传输的可靠性。
[0025]但是，上述时间去偏差系统中，一方面，由于缓冲存储器12在接收到串转并电路11发送的并行数据后，不会立即将并行数据通过数据传本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时间去偏差电路，其特征在于，包括：缓冲存储器，用于存储各线路的数据信息，一个线路的数据信息包括一个线路的数据内容和数据标志；读控制电路，用于产生读信号和原始读指针，所述读信号用于控制所述缓冲存储器输出存储的数据信息；去偏差控制电路，用于在所述缓冲存储器输出的数据信息中存在所有线路的数据标志时，对所述原始读指针和各线路偏差时间进行计算，得到各线路的新读指针；以及用于将所述新读指针传递给所述缓冲存储器，以控制所述缓冲存储器输出去除时间偏差后的各线路的数据信息。2.如权利要求1所述的时间去偏差电路，其特征在于，所述去偏差控制电路包括：状态机，用于设置线路的时间偏差状态；各个线路的计时器，一个线路的计时器用于执行以下操作中的至少一个：在该线路的数据标志从缓冲存储器读出时开始计时；以及在最晚线路的数据标志从缓冲存储器读出时结束计时，最晚线路为数据信息最晚存储到所述缓冲存储器的线路；以及计算器，用于在所有线路的计时器停止计时时，对所述原始读指针和各线路的计时器的计时时间进行计算，得到各线路的新读指针。3.如权利要求2所述的时间去偏差电路，其特征在于，所述状态机包括组合逻辑电路和状态寄存器；状态寄存器，用于记录线路的时间偏差状态；组合逻辑电路，用于执行以下操作中的至少一个：在缓冲存储器输出的数据信息中不存在线路的数据标志时，在所述状态寄存器中设置时间偏差状态为非对齐状态；在缓冲存储器输出的数据信息中存在部分线路的数据标志时，在所述状态寄存器中设置时间偏差状态为等待处理状态；以及在所述新读指针传递给所述缓冲存储器时，在所述状态机寄存器中设置时间偏差状态为对齐状态。4.如权利要求2所述的时间去偏差电路，其特征在于，所述计算器包括减法器，用于将所述原始读指针减去各线路的计时器的计时时间，得到各线路的新读指针。5.如权...

【专利技术属性】
技术研发人员：李涛，
申请(专利权)人：成都海光集成电路设计有限公司，
类型：新型
国别省市：