时钟同步电路及测试机制造技术

本申请公开了一种时钟同步电路及测试机，其中，时钟同步电路包括：时钟扇出模块，用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；降频模块，与时钟扇出模块连接，用于将第一时钟信号进行降频处理，形成同步触发信号；时序匹配调整模块，与时钟扇出模块连接，用于对第二时钟信号进行时序匹配调整，形成与同步触发信号具有预设时序约束关系的时基信号。该电路利用降频模块和时序匹配调整模块将时钟扇出模块扇出生成的两路时钟信号建立预设时序约束关系，这样再不需要将时基信号倍频得特别高的情况下，就可以实现在各个子板卡接收端的时钟同步。不需要逻辑器件的大规模电路设计，不需要特殊的复杂的时序编程，极大降低物料成本和人力成本。物料成本和人力成本。物料成本和人力成本。

【技术实现步骤摘要】
时钟同步电路及测试机


[0001]本申请属于半导体
，具体涉及一种时钟同步电路及测试机。

技术介绍

[0002]现有时钟同步技术均是采用通用逻辑芯片，下发时钟信号到各个子板卡。因为逻辑芯片的各个通道之间的延迟偏离控制在几百皮秒，难以做严格的对齐，因此下发的时基信号(TimeBase)与同步触发信号(SyncTrigger)清零信号，仅能实现纳秒级的同步。
[0003]为了提高同步精度，只能提高时基信号的频率。但是时基信号的频率对于输出端、接收端都有上限，因此精度无法达到小于1纳秒级。同时时钟板卡下发到各个子板卡的时基信号和同步触发信号没有严格的时序约束关系，导致同步触发信号同步触发计数器清零的时间点，各个子板卡无法统一，存在跨时钟周期的问题，精度取决于时基信号的频率。
[0004]此外，经过逻辑芯片送出来的时基信号抖动性能恶化严重。通用逻辑芯片的电路规模比较庞大，因此物料成本较高。同时通用逻辑芯片需要进行仿真编程，因此人力成本较高。

技术实现思路

[0005]本申请的目的是提供一种时钟同步电路及测试机以避免本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟同步电路，其特征在于，包括：时钟扇出模块，用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；降频模块，与所述时钟扇出模块连接，用于将所述第一时钟信号进行降频处理，形成同步触发信号；时序匹配调整模块，与所述时钟扇出模块连接，用于对所述第二时钟信号进行时序匹配调整，形成与所述同步触发信号具有预设时序约束关系的时基信号。2.根据权利要求1所述的时钟同步电路，其特征在于，所述第一时钟信号的频率和所述第二时钟信号的频率相同，所述第一时钟信号和所述第二时钟信号的相位差恒定；所述预设时序约束关系为：所述时基信号的频率为所述同步触发信号的频率的整数倍，且所述同步触发信号的上升沿与所述时基信号的上升沿相差所述时基信号的半个周期。3.根据权利要求1或2所述的时钟同步电路，其特征在于，还包括：第一驱动模块，与所述降频模块连接，用于将所述同步触发信号驱动到目标板卡；第二驱动模块，与所述时序匹配调整模块连接，用于将所述时基信号驱动到所述目标板卡。4.根据权利要求3所述的时钟同步电路，其特征在于，所述目标板卡包括接收芯片；所述接收芯片用于根据所述同步触发信号和所述时基信号进行同步计数。5.根据权利要求4所述的时钟同步电路，其特征在于，所述目标板卡还...

【专利技术属性】
技术研发人员：黄辉蓝，
申请(专利权)人：杭州长川科技股份有限公司，
类型：发明
国别省市：