时钟同步电路及测试机制造技术

本申请公开了一种时钟同步电路及测试机，其中，时钟同步电路包括：时钟扇出模块，用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；降频模块，与时钟扇出模块连接，用于将第一时钟信号进行降频处理，形成同步触发信号；时序匹配调整模块，与时钟扇出模块连接，用于对第二时钟信号进行时序匹配调整，形成与同步触发信号具有预设时序约束关系的时基信号。该电路利用降频模块和时序匹配调整模块将时钟扇出模块扇出生成的两路时钟信号建立预设时序约束关系，这样再不需要将时基信号倍频得特别高的情况下，就可以实现在各个子板卡接收端的时钟同步。不需要逻辑器件的大规模电路设计，不需要特殊的复杂的时序编程，极大降低物料成本和人力成本。物料成本和人力成本。物料成本和人力成本。

【技术实现步骤摘要】
时钟同步电路及测试机


[0001]本申请属于半导体
，具体涉及一种时钟同步电路及测试机。

技术介绍

[0002]现有时钟同步技术均是采用通用逻辑芯片，下发时钟信号到各个子板卡。因为逻辑芯片的各个通道之间的延迟偏离控制在几百皮秒，难以做严格的对齐，因此下发的时基信号(TimeBase)与同步触发信号(SyncTrigger)清零信号，仅能实现纳秒级的同步。
[0003]为了提高同步精度，只能提高时基信号的频率。但是时基信号的频率对于输出端、接收端都有上限，因此精度无法达到小于1纳秒级。同时时钟板卡下发到各个子板卡的时基信号和同步触发信号没有严格的时序约束关系，导致同步触发信号同步触发计数器清零的时间点，各个子板卡无法统一，存在跨时钟周期的问题，精度取决于时基信号的频率。
[0004]此外，经过逻辑芯片送出来的时基信号抖动性能恶化严重。通用逻辑芯片的电路规模比较庞大，因此物料成本较高。同时通用逻辑芯片需要进行仿真编程，因此人力成本较高。

技术实现思路

[0005]本申请的目的是提供一种时钟同步电路及测试机以避免采用逻辑芯片进行时钟同步。
[0006]根据本申请实施例的第一方面，提供了一种时钟同步电路，该电路包括：
[0007]时钟扇出模块，用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；
[0008]降频模块，与时钟扇出模块连接，用于将第一时钟信号进行降频处理，形成同步触发信号；
[0009]时序匹配调整模块，与时钟扇出模块连接，用于对第二时钟信号进行时序匹配调整，形成与同步触发信号具有预设时序约束关系的时基信号。
[0010]在本申请的一些可选实施例中，第一时钟信号的频率和第二时钟信号的频率相同，第一时钟信号和第二时钟信号的相位差恒定；
[0011]预设时序约束关系为：时基信号的频率为同步触发信号的频率的整数倍，且同步触发信号的上升沿与时基信号的上升沿相差时基信号的半个周期。
[0012]在本申请的一些可选实施例中，时钟同步电路还包括：
[0013]第一驱动模块，与降频模块连接，用于将同步触发信号驱动到目标板卡；
[0014]第二驱动模块，与时序匹配调整模块连接，用于将时基信号驱动到所述目标板卡。
[0015]在本申请的一些可选实施例中，目标板卡包括接收芯片；接收芯片用于根据同步触发信号和时基信号进行同步计数。
[0016]在本申请的一些可选实施例中，目标板卡还包括整数计数器和小数计数器；整数计数器和小数计数器分别与接收芯片连接，接收芯片具体用于在接收到同步触发信号的上
升沿，在整数计数器上增加第一阈值，并清零小数计数器；接收芯片具体还用于在接收到时基信号的上升沿，在小数计数器上增加第二阈值，直到再次接收到同步触发信号的上升沿，清零小数计数器。
[0017]在本申请的一些可选实施例中，第一驱动模块与目标板卡之间的走线，和第二驱动模块与目标板卡之间的走线等长。
[0018]在本申请的一些可选实施例中，目标板卡为多个；第一驱动模块与多个目标板卡之间的走线均等长，且第二驱动模块与多个目标板卡之间的走线均等长。
[0019]在本申请的一些可选实施例中，第一驱动模块与第二驱动模块均为低偏斜缓冲器，第一驱动模块的时钟偏移与第二驱动模块的时钟偏移相同。
[0020]在本申请的一些可选实施例中，时钟扇出模块为时钟扇出缓冲器，降频模块为分频器，时序匹配调整模块为延迟补偿器。
[0021]根据本申请实施例的第二方面，提供一种测试机，该测试机包括：第一方面实施例任一项所述的时钟同步电路。
[0022]本申请的上述技术方案具有如下有益的技术效果：
[0023]本申请实施例电路通过利用降频模块和时序匹配调整模块将时钟扇出模块扇出生成的两路时钟信号建立预设时序约束关系，这样再不需要将时基信号倍频得特别高的情况下，就可以实现在各个子板卡接收端的时钟同步。不需要逻辑器件的大规模电路设计，不需要特殊的复杂的时序编程，物料成本和人力成本较低。
附图说明
[0024]图1是本申请一示例性实施例中时钟同步电路结构示意图；
[0025]图2是本申请另一示例性实施例中时钟同步电路结构示意图；
[0026]图3是本申请一示例性实施例中同步触发信号与时基信号对齐示意图；
[0027]图4是本申请又一示例性实施例中时钟同步电路结构示意图。
具体实施方式
[0028]为使本申请的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
[0029]在附图中示出了根据本申请实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0030]显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0031]在本申请的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，
而不能理解为指示或暗示相对重要性。
[0032]此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0033]下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的时钟同步电路及测试机进行详细地说明。
[0034]如图1所示，在本申请实施例的第一方面，提供了一种时钟同步电路，该电路包括：时钟扇出模块、降频模块和时序匹配调整模块；其中，时钟扇出模块用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；降频模块与时钟扇出模块连接，用于将第一时钟信号进行降频处理，形成同步触发信号；时序匹配调整模块与时钟扇出模块连接，用于对第二时钟信号进行时序匹配调整，形成与同步触发信号具有预设时序约束关系的时基信号。
[0035]本实施例中各个单元、模块的连接关系包括：时钟扇出模块的接收端用于接收时基时钟信号(Time_Base_Clock)，时钟扇出模块的输出端分别与降频模块的输入端和时序匹配调整模块的输入端连接，降频模块和时序匹配调整模块的输出端可以直接或间接的连接到各个子板卡。
[0036]本实施例信号传输流程包括：时基时钟信号经过时钟扇出模块，分为两路时钟信号，即第一时钟信号和第二时钟信号，其中，第一时钟信号和第二时钟信号可以相同，在不影响建立预设时序约束关系的情况下可以略有差别，接下来第一时钟信号进入降频模块，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟同步电路，其特征在于，包括：时钟扇出模块，用于将时基时钟信号进行扇出，形成第一时钟信号和第二时钟信号；降频模块，与所述时钟扇出模块连接，用于将所述第一时钟信号进行降频处理，形成同步触发信号；时序匹配调整模块，与所述时钟扇出模块连接，用于对所述第二时钟信号进行时序匹配调整，形成与所述同步触发信号具有预设时序约束关系的时基信号。2.根据权利要求1所述的时钟同步电路，其特征在于，所述第一时钟信号的频率和所述第二时钟信号的频率相同，所述第一时钟信号和所述第二时钟信号的相位差恒定；所述预设时序约束关系为：所述时基信号的频率为所述同步触发信号的频率的整数倍，且所述同步触发信号的上升沿与所述时基信号的上升沿相差所述时基信号的半个周期。3.根据权利要求1或2所述的时钟同步电路，其特征在于，还包括：第一驱动模块，与所述降频模块连接，用于将所述同步触发信号驱动到目标板卡；第二驱动模块，与所述时序匹配调整模块连接，用于将所述时基信号驱动到所述目标板卡。4.根据权利要求3所述的时钟同步电路，其特征在于，所述目标板卡包括接收芯片；所述接收芯片用于根据所述同步触发信号和所述时基信号进行同步计数。5.根据权利要求4所述的时钟同步电路，其特征在于，所述目标板卡还...

【专利技术属性】
技术研发人员：黄辉蓝，
申请(专利权)人：杭州长川科技股份有限公司，
类型：发明
国别省市：