一种跨时钟域信号同步方法及装置制造方法及图纸

本申请公开了一种跨时钟域信号同步方法及装置，当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步。当源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时计数器加一。当源时钟域的脉冲输出信号为零且计数器不为零时，构建第三脉冲输入信号，计数器减一，第三脉冲输入信号进行信号同步。可见，当第一脉冲输入信号未完成信号同步，接收到第二脉冲输入信号时可以通过计数器暂存，当上一个脉冲输入信号完成信号同步之后，可以通过构建新的脉冲输入信号的方式，使得脉冲信号完成同步，不会出现脉冲信号丢失的情况，仅通过计数器和构建脉冲信号的方式保证了脉冲信号的同步，实现起来更加简单，成本较低。较低。较低。

【技术实现步骤摘要】
一种跨时钟域信号同步方法及装置


[0001]本申请涉及信号同步
，尤其涉及一种跨时钟域信号同步方法及装置。

技术介绍

[0002]现在的芯片(比如系统级芯片(英文：System on Chip，SOC)，片上系统)集成度和复杂度越来越高，通常一颗芯片或者FPGA上会有许多不同的信号工作在不同的时钟频率下。此时为了降低亚稳态的发生概率，就需要进行跨时钟域处理。
[0003]但是在跨时钟域时会出现脉冲信号同步丢失的情况，当源时钟域中的第一个脉冲信号和第二个脉冲信号间隔过短，第一个脉冲信号未完成同步，第二脉冲信号又将状态清空，导致脉冲信号同步丢失。
[0004]目前，为了解决脉冲信号同步丢失的问题，可以引入异步FIFO，将脉冲信号当作单bit信号存储，但是引入异步FIFO需要引入复杂的管理逻辑同时消耗存储，导致方案的成本较高。

技术实现思路

[0005]有鉴于此，本申请实施例提供了一种跨时钟域信号同步方法及装置，旨在降低实现跨时钟域信号同步方法的成本。
[0006]第一方面，本申请实施例提供了一种跨时钟域信号同步方法，所述方法包括：
[0007]当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步；
[0008]当所述源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时所述计数器加一；
[0009]当所述源时钟域的脉冲输出信号为零且所述计数器不为零时，构建第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
>[0010]可选地，所述当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步，包括：
[0011]当所述源时钟域的脉冲输出信号为零且计数器为零时，所述第一脉冲输入信号不进行计数和构建脉冲输入信号，所述第一脉冲输入信号进行信号同步。
[0012]可选地，所述当所述源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时所述计数器加一之后，还包括：
[0013]通过配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
[0014]可选地，所述通过配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步，包括：
[0015]通过发送间隔计数器配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
[0016]可选地，所述方法还包括：
[0017]当接收所述第二脉冲输入信号和构建所述第三脉冲输入信号同时发生时，所述计数器保持不变。
[0018]第二方面，本申请实施例提供了一种跨时钟域信号同步装置，所述装置包括：
[0019]信号同步模块，用于当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步；
[0020]接收模块，用于当所述源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时所述计数器加一；
[0021]构建模块，用于当所述源时钟域的脉冲输出信号为零且所述计数器不为零时，构建第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
[0022]可选地，所述信号同步模块包括：
[0023]信号同步单元，用于当所述源时钟域的脉冲输出信号为零且计数器为零时，所述第一脉冲输入信号不进行计数和构建脉冲输入信号，所述第一脉冲输入信号进行信号同步。
[0024]可选地，所述接收模块之后还包括：
[0025]配置单元，用于通过配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
[0026]可选地，所述配置单元具体用于通过发送间隔计数器配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。
[0027]可选地，所述装置还包括：
[0028]保持单元，用于当接收所述第二脉冲输入信号和构建所述第三脉冲输入信号同时发生时，所述计数器保持不变。
[0029]第三方面，本申请实施例提供了一种跨时钟域信号同步电路，所述跨时钟域信号同步电路用于实现前述第一方面所述的跨时钟域信号同步方法。
[0030]相较于现有技术，本申请实施例具有以下有益效果：
[0031]本申请实施例提供了一种跨时钟域信号同步方法及装置，首先当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步。然后，当源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时计数器加一。最后，当源时钟域的脉冲输出信号为零且计数器不为零时，构建第三脉冲输入信号，计数器减一，第三脉冲输入信号进行信号同步。可见，当第一脉冲输入信号未完成信号同步，接收到第二脉冲输入信号时可以通过计数器进行计数的方式暂存，当上一个脉冲输入信号完成信号同步之后，可以通过构建新的脉冲输入信号的方式，使得脉冲信号完成同步，不会出现脉冲信号丢失的情况，仅通过计数器和构建脉冲信号的方式保证了脉冲信号的同步，实现起来更加简单，成本较低。
附图说明
[0032]为更清楚地说明本实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这
些附图获得其他的附图。
[0033]图1为本申请实施例提供的一种跨时钟域信号同步方法的流程图；
[0034]图2为本申请实施例提供的一种跨时钟域信号同步电路的示意图；
[0035]图3为本申请实施例提供的另一种跨时钟域信号同步方法的流程图；
[0036]图4为本申请实施例提供的另一种跨时钟域信号同步电路的示意图；
[0037]图5为本申请实施例提供的脉冲再生成模块的结构示意图；
[0038]图6为本申请实施例提供的一种跨时钟域信号同步装置的结构示意图。
具体实施方式
[0039]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0040]在跨时钟域时会出现脉冲信号同步丢失的情况，当源时钟域中的第一个脉冲信号和第二个脉冲信号间隔过短，第一个脉冲信号未完成同步，第二脉冲信号又将状态清空，导致脉冲信号同步丢失。
[0041]目前，为了解决脉冲信号同步丢失的问题，可以引入异步FIFO，将脉冲信号当作单bit信号存储，但是引入异步FIFO需要引入复杂的管理逻辑同时消耗存储，导致方案的成本较高。
[0042]基于此，为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种跨时钟域信号同步方法，其特征在于，所述方法包括：当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步；当所述源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时所述计数器加一；当所述源时钟域的脉冲输出信号为零且所述计数器不为零时，构建第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。2.根据权利要求1所述的方法，其特征在于，所述当源时钟域的脉冲输出信号为零且计数器为零时，第一脉冲输入信号进行信号同步，包括：当所述源时钟域的脉冲输出信号为零且计数器为零时，所述第一脉冲输入信号不进行计数和构建脉冲输入信号，所述第一脉冲输入信号进行信号同步。3.根据权利要求1所述的方法，其特征在于，所述当所述源时钟域的脉冲输出信号不为零时，接收到第二脉冲输入信号时所述计数器加一之后，还包括：通过配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。4.根据权利要求3所述的方法，其特征在于，所述通过配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步，包括：通过发送间隔计数器配置两个脉冲输入信号之间的间隔，构建所述第三脉冲输入信号，所述计数器减一，所述第三脉冲输入信号进行信号同步。5.根据权利要求1所述的方法，其特征在于，所述方法还包...

【专利技术属性】
技术研发人员：朱珂，王盼，陈德沅，徐庆阳，钟丹，刘长江，姜海斌，袁晓妹，吴佳骏，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：