数据传输电路、芯片、电子部件及电子设备制造技术

本申请提供一种数据传输电路、芯片、电子部件及电子设备，数据传输电路包括：与相同的数据源和时钟源连接，且时序约束违例区间不重合的第一触发器和第二触发器；比较单元，分别与第一触发器的数据输出端和第二触发器的数据反相输出端连接，在时钟源的触发下比较第一触发器输出的信号和第二触发器输出的信号。本申请提供的数据传输电路中，由于第一触发器和第二触发器的时序约束违例区间不重合，因此同一时刻至少有一个触发器是满足时序约束从而输出正确的信号，另一个要么输出正确的信号，要么输出大小约为VDD/2的信号，从而通过比较单元的比较均可以输出一个稳定的信号，可以避免出现输出为亚稳态的情况，消除掉亚稳态。消除掉亚稳态。消除掉亚稳态。

【技术实现步骤摘要】
数据传输电路、芯片、电子部件及电子设备


[0001]本申请涉及集成电路领域，具体而言，涉及一种数据传输电路、芯片、电子部件及电子设备。

技术介绍

[0002]在SOC(System on Chip，系统级芯片)中，数据经常需要在不同时钟域之间进行传输，如图1所示。此处有两个clock(时钟)信号C1和C2，且C1和C2为异步时钟。目前，针对图1所示的结构，静态时序检查只能针对触发器FA进行约束，而对于触发器FB，其输入A与C2的关系是不确定的，这就导致触发器FB的setup(建立时间)和hold(保持时间)无法通过静态时序检查被知悉。从而有可能出现当信号A正处于翻转过程中(从高电平信号翻转为低电平信号，或者从低电平信号翻转为高电平信号)时，时钟信号C2刚好触发输出的情况，此时信号A与时钟信号C2不满足互相的setup约束和hold约束，而由于输入信号A正处于翻转过程中，会导致输出B的状态不稳定，出现亚稳态情况。
[0003]为了避免亚稳态的出现，目前常用的方式是使用多级触发器串联搭建的跨时钟同步器进行数据传输，例如图2所示。多级触发器的工作原理为：即使输入信号A与时钟信号C2不满足互相的setup约束和hold约束，导致信号B进入亚稳态，但只要经过足够长的时间，信号B经过一定时间后其后的输出信号SyncB就有一定概率自动退出亚稳态，通过计算MTBF(两次亚稳态出现的平均间隔时间)，只要MTBF大于设计需求(比大于如产品寿命或者一个非常大的值)，就可认为使用的多级触发器串联搭建的跨时钟同步器是没问题的。其中，MTBF的计算公式如下：
[0004]MTBF＝1/N＝1/(Fclk
×
fdata
×
Tw)，其中，Fclk为时钟频率，fdata为数据翻转频率，Tw则正比于串联的触发器级数。
[0005]那么显然，上述方式并不是完全消除亚稳态，只是将亚稳态出现概率控制到非常小的一个值，潜在的风险并不能完全消除。此外，MTBF与时钟频率、数据翻转频率都是成反比的，目前随着芯片技术的不断发展，芯片内的时钟频率、数据翻转频率越来越高，这也就导致若要保持MTBF不变，需要增加Tw，即需要增加串联的触发器级数，从而会大幅增加芯片的面积开销和制造成本。此外，在上述方案中，为了保证最终一级的触发器输出的SyncB一定能退出亚稳态，需要保证输入信号A持续的周期与串联的触发器的级数成正比，这也就拖慢了数据的传输效率。

技术实现思路

[0006]本申请实施例的目的在于提供一种数据传输电路、芯片、电子部件及电子设备，用以解决上述问题。
[0007]本申请实施例提供了一种数据传输电路，包括：第一触发器和第二触发器，所述第一触发器和所述第二触发器的数据输入端与相同的数据源连接，所述第一触发器和所述第二触发器的时钟信号输入端与相同的时钟源连接，且所述第一触发器和所述第二触发器的
时序约束违例区间不重合；所述时序约束违例区间为触发器的建立时间约束和保持时间约束之间的时间间隔区间；比较单元，分别与所述第一触发器的数据输出端和所述第二触发器的数据反相输出端连接，并与所述时钟源连接，以在所述时钟源的触发下比较所述第一触发器的数据输出端输出的信号和所述第二触发器的数据反相输出端输出的信号；其中，所述数据反相输出端输出的信号与所述数据输出端输出的信号相位相反。
[0008]通过上述实现结构，由于第一触发器和第二触发器的时序约束违例区间不重合，且第一触发器和第二触发器具有相同的输入信号(即数据输入端接收到的信号)，因此输入信号在同一时刻最多落入一个触发器的时序约束违例区间中，也即最多不满足第一触发器和第二触发器中的一个触发器的时序约束，从而必然可以保证另一个触发器可以输出正确的信号。那么将第一触发器和第二触发器的输出信号输出至比较单元时，由于第一触发器和第二触发器的数据源和时钟源都相同，但第一触发器是数据输出端与比较单元连接，而第二触发器是数据反相输出端与比较单元连接，因此当输入信号同时满足第一触发器和第二触发器的时序约束时(即两个触发器中输入信号均未落入时序约束违例区间中)，接收到的两个信号必然是一个高电平信号VDD和一个低电平信号0，具有较大的电压差。当输入信号仅满足第一触发器和第二触发器中的一个触发器的时序约束时，则接收到的两个信号必然有一个为大小约为VDD/2的信号(由不满足时序约束的触发器输出)，另一个为高电平信号VDD或为低电平信号0，则具有大约为VDD/2的电压差。因此通过比较单元进行比较，可以输出一个稳定的信号，避免出现输出为亚稳态的情况。从而相比于现有技术而言，本申请的电路可以完全消除亚稳态，消除潜在的风险。此外，不需要设置多级串联的触发器，即使随着芯片内的时钟频率、数据翻转频率越来越高，也不需要增加触发器的数量，从而可以有效控制芯片的面积开销和制造成本。此外，由于本申请的电路不需要设置多级串联的触发器，经由数据传输电路输出的信号是稳态的，因此信号传输的周期仅需经历并行的触发器和比较单元，数据传输效率更高。
[0009]进一步地，所述比较单元通过反相器与所述时钟源连接。
[0010]在实际应用中，电路中受时钟控制的器件通常都是受时钟上升沿的控制进行触发的，也即器件是在收到的信号从低电平信号变为高电平信号时触发工作。而在本申请提供的数据传输电路中，第一触发器、第二触发器和比较单元均连接有相同的时钟源，而比较单元的数据输入分别为第一触发器和第二触发器的输出，因此比较单元的数据输入会晚于时钟输入，从而导致需要在下一个时钟周期的上升沿到来时才可以触发比较单元进行比较从而输出信号，导致数据传输需要延迟一个时钟周期。而在上述实现结构中，将比较单元通过反相器与时钟源连接，这样比较单元接收到的时钟信号即与时钟源的产生的时钟信号反相，使得时钟源原本的下降沿变为了上升沿，从而可以达到利用同一个时钟周期内时钟源输出的时钟信号的下降沿触发比较单元的效果，使得数据传输可以在当前时钟周期内完成，不需要延迟一个时钟周期，从而提高数据传输效率。
[0011]进一步地，所述比较单元为基于灵敏放大器的触发器，或为电压比较器。
[0012]在上述实现结构中，通过基于灵敏放大器的触发器，或通过电压比较器，可以有效实现对于较小的电压差(例如压差为VDD/2)的比较，保证电路的可靠性。
[0013]进一步地，所述数据传输电路还包括：第三触发器，所述第三触发器的数据输出端为所述数据源，且所述第三触发器的时钟信号输入端所连接的时钟源与所述第一触发器以
及所述第二触发器所连接的时钟源不同。
[0014]在上述实现结构中，通过设置第三触发器作为数据源，且第三触发器的时钟信号输入端所连接的时钟源与所述第一触发器以及第二触发器所连接的时钟源不同，这就可以实现跨时钟域的数据传输，并且可以避免在跨时钟域的数据传输过程中出现亚稳态的情况，保证数据传输的可靠性。
[0015]进一步地，所述数据传输电路包括n个触发器组，每个触发器组中包括时序约束违例区间不重合的一个所述第一触发器和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据传输电路，其特征在于，包括：第一触发器和第二触发器，所述第一触发器和所述第二触发器的数据输入端与相同的数据源连接，所述第一触发器和所述第二触发器的时钟信号输入端与相同的时钟源连接，且所述第一触发器和所述第二触发器的时序约束违例区间不重合；所述时序约束违例区间为触发器的建立时间约束和保持时间约束之间的时间间隔区间；比较单元，分别与所述第一触发器的数据输出端和所述第二触发器的数据反相输出端连接，并与所述时钟源连接，以在所述时钟源的触发下比较所述第一触发器的数据输出端输出的信号和所述第二触发器的数据反相输出端输出的信号；其中，所述数据反相输出端输出的信号与所述数据输出端输出的信号相位相反。2.如权利要求1所述的数据传输电路，其特征在于，所述比较单元通过反相器与所述时钟源连接。3.如权利要求1所述的数据传输电路，其特征在于，所述比较单元为基于灵敏放大器的触发器，或为电压比较器。4.如权利要求1
‑
3任一项所述的数据传输电路，其特征在于，所述数据传输电路还包括：第三触发器，所述第三触发器的数据输出端为所述数据源，且所述第三触发器的时钟信号输入端所连接的时钟源与所述第一触发器以及所述第二触发器所连接的时钟源不同。5...

【专利技术属性】
技术研发人员：陈权，
申请(专利权)人：海光信息技术股份有限公司，
类型：新型
国别省市：