校准多个FPGA的时钟相位的方法、装置、系统及存储介质制造方法及图纸

本申请提供一种校准多个FPGA的时钟相位的方法、装置、系统及存储介质，其中，所述多个FPGA包括第一FPGA和第二FPGA。所述方法包括：获取施加在所述第一FPGA上的第一时钟信号和施加在所述第二FPGA上的第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号的周期相同；根据所述第一时钟信号和所述第二时钟信号生成同步时钟信号；接收用户设置的相位校准精度；根据所述同步时钟信号的周期和所述相位校准精度确定参考时间长度；在给定时间长度内分别确定所述第一时钟信号和所述第二时钟信号经过的参考时间长度的数量为第一计数值和第二计数值；以及基于所述第一计数值和所述第二计数值，生成并发送修改初始相位的指令至所述第二FPGA。述第二FPGA。述第二FPGA。

【技术实现步骤摘要】
校准多个FPGA的时钟相位的方法、装置、系统及存储介质


[0001]本申请涉及芯片验证
，尤其涉及一种校准多个FPGA的时钟相位的方法、装置、系统及存储介质。

技术介绍

[0002]在集成电路的验证领域，用户可以使用原型验证平台对逻辑系统设计进行验证，被测试和验证的逻辑系统设计(例如，电路设计)可以被称为待测设计(Design Under Test，DUT)。
[0003]原型验证平台的设计复杂且兼容性要求高，在时钟的传输路径上往往需要增加很多有源器件，例如时钟切换器(MUX)和缓冲器(Buffer)。这些有源器件由于工艺、电压、温度(Process，Voltage，Temperature；PVT)等的差异，会存在端到端的时钟偏移(port
‑
to
‑
port skew)和器件到器件的时钟偏移(device
‑
to
‑
device skew)，这些时钟偏移的叠加使得FPGA的接收端产生了相位差。
[0004]用户(例如，验证工程师)往往会使用原型验证平本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种校准多个FPGA的时钟相位的方法，其中，所述多个FPGA包括第一FPGA和第二FPGA，所述方法包括：获取施加在所述第一FPGA上的第一时钟信号和施加在所述第二FPGA上的第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号的周期相同；根据所述第一时钟信号和所述第二时钟信号生成同步时钟信号，所述同步时钟信号与所述第一时钟信号的初始相位差小于所述同步时钟信号与所述第二时钟信号的初始相位差；接收用户设置的相位校准精度；根据所述同步时钟信号的周期和所述相位校准精度确定参考时间长度；在给定时间长度内分别确定所述第一时钟信号和所述第二时钟信号经过的参考时间长度的数量为第一计数值和第二计数值；以及基于所述第一计数值和所述第二计数值，生成并发送修改初始相位的指令至所述第二FPGA。2.如权利要求1所述的方法，其中，所述同步时钟信号的周期为固定周期，或与所述第一时钟信号的周期相关联的周期。3.如权利要求1所述的方法，其中，所述给定时间长度内为初始时刻到与所述同步时钟信号的第N个上升沿对应时刻的时长，并且在给定时间长度内分别确定所述第一时钟信号和所述第二时钟信号经过的参考时间长度的数量为第一计数值和第二计数值进一步包括：在所述同步时钟信号的第N个上升沿处，所述第一时钟信号从初始时刻到与所述第N个上升沿对应时刻的时长内经过的参考时间长度的数量为第一计数值；在所述同步时钟信号的第N个上升沿处，所述第二时钟信号从初始时刻到与所述第N个上升沿对应时刻的时长内经过的参考时间长度的数量为第二计数值，其中，所述N的取值为小于等于所述参考时间长度和所述相位校准精度的商的整数。4.如权利要求3所述的方法，其中，所述参考时间长度为所述同步时钟信号的周期与所述相位校准精度的和。5.如权利要求4所述的方法，其中，基于所述第一计数值和所述第二计数值，生成并发送修改初始相位的指令至所述第二FPGA进一步包括：响应于所述第一计数值和所述第二计数值不...

【专利技术属性】
技术研发人员：蔡虹宇，
申请(专利权)人：芯华章科技北京有限公司，
类型：发明
国别省市：