芯片运行过程中的工作频率的配置方法技术

本发明专利技术公开一种芯片运行过程中的工作频率的配置方法，包括步骤，S1、芯片工作频率A，芯片软件切换工作至晶振频率；S2、芯片软件复位PLL；S3、配置PLL频率参数；S4、释放PLL复位，执行频率锁定流程；S5、软件读取PLL Loc状态；S6、PLL锁定后，输出工作所需要的输出频率B；S7、芯片软件配置无毛刺频率切换电路，进行工作频率切换。优点，芯片工作频率，可以根据应用场景及实时状态，实现动态切换；软件可配置芯片频率，省略芯片频率配置管脚，从而降低芯片制造成本；软件可配置芯片频率，省略芯片应用板的频率拨码开关，减少器件材料，降低PCB板面积，进而降低应用板成本。而降低应用板成本。而降低应用板成本。

【技术实现步骤摘要】
芯片运行过程中的工作频率的配置方法


[0001]本专利技术涉及一种芯片运行过程中的工作频率的配置方法。

技术介绍

[0002]芯片运行过程中主频切换的传统方法一般是芯片断电后调整电路板上的频率拨码开关后重新上电，完成工作频率的切换。
[0003]芯片运行过程中的工作主频软件可配置是通过特定的软件配置流程，实现芯片工作频率运行过程中的动态切换。
[0004]传统方法的缺点是：（1）芯片需有频率配置管脚，增加PAD数量，增加制造成本；（2）应用电路板需要有频率拨码开关，从而影响PCB布局，增加PCB面积，增加PCB设计难度以及制造成本。
[0005]（3）上电后，不可以实时动态切换芯片工作频率。
[0006]传统方法的缺点是由以下原因导致：（1）芯片PLL频率模块需要有频率配置信息，若用PAD选择，需要新增芯片封装管脚数；同时，若芯片有多个PLL，则芯片频率配置管脚成倍增加。芯片管脚增加，对于芯片面积PAD Limit情况，会增加裸芯的面积，从而增加裸芯硅片制造成本。裸芯封装时，增加的PAD也会增大封装制造成本。
[0007]（2）在应用电路板上，芯片工作频率选择通过拨码开关完成。增加拨码开关，会导致PCB布局及走线难度，增加PCB板面积，从而增加PCB制造成本。选择的拨码开关，也增加了PCB器件成本。

技术实现思路

[0008]针对上述技术问题，专利技术提出一种芯片运行过程中的工作频率的配置方法，目的是（1）降低芯片管脚数，进而降低芯片成本；（2）降少应用板的器件数，降低PCB布线难度，减少PCB制造成本；（3）实现芯片主频动态可调整，增加应用灵活度。
[0009]采取的技术方案如下：一种芯片运行过程中的工作频率的配置方法，芯片正常工作时，芯片工作主频为工作频率A，可以根据实时应用需求，将芯片工作频率A切换至工作频率B，实现工作频率动态切换，具体的工作频率配置方法包括如下步骤：S1、芯片工作频率A，芯片软件配置无毛刺频率切换电路，从锁相环PLL输出时钟切换为板级晶振时钟，全芯片用板级晶振时钟频率工作；S2、芯片软件将锁相环PLL设置复位，使其进入复位待初始化配置状态；S3、根据所需工作频率B，芯片配置锁相环PLL频率参数，此时锁相环PLL复位一直有效，锁相环PLL处于复位状态；S4、完成锁相环PLL频率参数配置字后，芯片软件释放锁相环PLL复位，锁相环PLL
根据频率配置字开始执行频率锁定流程；S5、待锁相环PLL频率锁定后，锁相环PLL输出Lock状态；当锁相环PLL锁定若PLL Lock状态为锁定，则软件进入下一步骤；若未锁定，则软件程序再次读取锁相环PLL锁定的PLL Lock状态；S6、锁相环PLL锁定后，锁相环PLL输出工作所需要的输出频率B；S7、芯片软件配置无毛刺频率切换电路，进行工作频率切换。
[0010]本专利技术技术方案的优选，S5中锁相环PLL锁定需要一定时间，芯片软件通过循环读取PLL Lock状态，判断PLL是否锁定完成。本方案通过专用频率配置电路逻辑与频率配置软件相结合，实现了芯片运行过程中，不断电重启条件下，从当前工作频率A，切换到所需工作频率B。同时，在切换过程中，芯片仍能正常工作，无异常状态。通过该项技术，节省了大量芯片应用板的器件数，实现了应用板设计优化，降低了PCB的制造成本。
[0011]本专利技术技术方案的优选，芯片软件配置无毛刺频率切换电路，从板级晶振时钟切换为PLL输出时钟，完成芯片工作频率的上电配置；所述无毛刺频率切换电路为无毛刺时钟切换电路Glitch Free Clock Switch，无毛刺时钟切换电路使用基本的D
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Reg触发器、与门单元、或门单元堆叠实现双时钟切换功能，该时钟电路接收2个具有不同的频率和相位的时钟输入，产生与选中输入时钟同相位同频率的时钟，并且时钟切换过程中不产生毛刺。
[0012]本专利技术技术方案中，提及的无毛刺时钟切换电路Glitch Free Clock Switch为已知技术，本领域技术人员已知，实现无毛刺的时钟切频。
[0013]本专利技术与现有技术相比，其有益效果是：1、本专利技术方法，芯片工作频率，可以根据应用场景及实时状态，实现动态切换。
[0014]2、本专利技术方法，软件可配置芯片频率，省略芯片频率配置管脚，从而降低芯片制造成本。
[0015]3、本专利技术方法，软件可配置芯片频率，省略芯片应用板的频率拨码开关，减少器件材料，降低PCB板面积，进而降低应用板成本。
附图说明
[0016]图1是本专利技术方法的流程框图。
[0017]图2是本实施例的无毛刺时钟切换电路Glitch Free Clock Switch的电路图。
具体实施方式
[0018]下面对本专利技术技术方案进行详细说明，但是本专利技术的保护范围不局限于所述实施例。
[0019]为使本专利技术的内容更加明显易懂，以下结合附图1
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附图2和具体实施方式做进一步的描述。
[0020]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0021]如图1所示，一种芯片运行过程中的工作频率的配置方法，芯片正常工作时，芯片工作主频为工作频率A，可以根据实时应用需求，将芯片工作频率A切换至工作频率B，实现
工作频率动态切换，具体的工作频率配置方法包括如下步骤：S1、芯片工作频率A，芯片软件配置无毛刺频率切换电路，从锁相环PLL输出时钟切换为板级晶振时钟，全芯片用板级晶振时钟频率工作；S2、芯片软件将锁相环PLL设置复位，使其进入复位待初始化配置状态；S3、根据所需工作频率B，芯片配置锁相环PLL频率参数，此时锁相环PLL复位一直有效，锁相环PLL处于复位状态；S4、完成锁相环PLL频率参数配置字后，芯片软件释放锁相环PLL复位，锁相环PLL根据频率配置字开始执行频率锁定流程；S5、待锁相环PLL频率锁定后，锁相环PLL输出Lock状态；S5中锁相环PLL锁定需要一定时间，芯片软件通过循环读取PLL Lock状态，判断PLL是否锁定完成；当锁相环PLL锁定若PLL Lock状态为锁定，则软件进入下一步骤；若未锁定，则软件程序再次读取锁相环PLL锁定的PLL Lock状态；S6、锁相环PLL锁定后，锁相环PLL输出工作所需要的输出频率B；S7、芯片软件配置无毛刺频率切换电路，进行工作频率切换。
[0022]如图2所示，芯片软件配置无毛刺频率切换电路，从板级晶振时钟切换为PLL输出时钟，完成芯片工作频率的上电配置；所述无毛刺频率切换电路为无毛刺时钟切换电路Glitch Free Clock Switch，无毛刺时钟切换电路使用基本的D
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Reg触发器、与门单元、或门单元堆叠实现双时钟切换功能，该时钟电路接收2个具有不同的频率和相位的时钟输入，产生与选中输入时钟同相位同频率的时钟，并且时钟切换过程本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片运行过程中的工作频率的配置方法，其特征在于：芯片正常工作时，芯片工作主频为工作频率A，可以根据实时应用需求，将芯片工作频率A切换至工作频率B，实现工作频率动态切换，具体的工作频率配置方法包括如下步骤：S1、芯片工作频率A，芯片软件配置无毛刺频率切换电路，从锁相环PLL输出时钟切换为板级晶振时钟，全芯片用板级晶振时钟频率工作；S2、芯片软件将锁相环PLL设置复位，使其进入复位待初始化配置状态；S3、根据所需工作频率B，芯片配置锁相环PLL频率参数，此时锁相环PLL复位一直有效，锁相环PLL处于复位状态；S4、完成锁相环PLL频率参数配置字后，芯片软件释放锁相环PLL复位，锁相环PLL根据频率配置字开始执行频率锁定流程；S5、待锁相环PLL频率锁定后，锁相环PLL输出Lock状态；当锁相环PLL锁定若PLL Lock状态为锁定，则软件进入下一步骤；若未锁定，则软件程序再次读取锁相环PLL锁定的PLL L...

【专利技术属性】
技术研发人员：刘静，朱秉颖，李明，
申请(专利权)人：江苏华创微系统有限公司，
类型：发明
国别省市：