半导体存储器装置和操作方法制造方法及图纸

一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行。行锤击管理电路诸如响应于接收到激活命令，对每个存储器单元行的访问的次数进行计数，将计数值作为计数数据存储在每个存储器单元行的计数单元中，并且响应于第一命令，发起内部读

【技术实现步骤摘要】
半导体存储器装置和操作方法
[0001]相关申请的交叉引用
[0002]本申请要求在韩国知识产权局于2021年12月9日提交的韩国专利申请No.10
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2021
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0175853和2022年3月14日提交的韩国专利申请No.10
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2022
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0031219的优先权，其各自的公开内容整体以引用方式并入本文中。


[0003]本公开涉及存储器及其操作方法，并且更具体地，涉及执行锤击刷新操作的半导体存储器装置。

技术介绍

[0004]半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置是指断电时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的示例，可在诸如移动系统、服务器或图形装置的各种装置中使用的动态随机存取存储器(DRAM)。
[0005]在诸如动态随机存取存储器(DRAM)装置的易失性存储器装置中，存储在存储器单元中的单元电荷可能因泄漏电流而丢失。另外，当字线在激活状态和预充电状态之间频繁地转变时(即，当字线被密集本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，包括：存储器单元阵列，其包括多个存储器单元行，每个存储器单元行包括多个存储器单元；行锤击管理电路，其被配置为：针对所述多个存储器单元行中的每个存储器单元行，对访问的次数进行计数并将对应的计数值作为计数数据存储在所述多个存储器单元行中的每个存储器单元行的计数单元中，并且发起内部读
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更新
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写操作以从所述多个存储器单元行当中的目标存储器单元行的所述计数单元读取所述计数数据，更新读取的所述计数数据，并且将更新的计数数据写入所述目标存储器单元行的所述计数单元中；以及控制逻辑电路，其被配置为：在第一写时间间隔期间执行正常写操作，以将数据写入所述多个存储器单元行的第一存储器单元行中的第一组单元中，并且作为内部读
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更新
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写操作的操作，在小于所述第一写时间间隔的第二写时间间隔期间执行内部写操作以将所述更新的计数数据写入所述计数单元中。2.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑电路被配置为执行升压操作，以将与所述内部写操作关联的电压的电平和激活间隔中的至少一个增加至超过与所述正常写操作关联的电压的电平和激活间隔中的对应一个。3.根据权利要求1所述的半导体存储器装置，还包括：第一位线读出放大器，其连接到所述第一组单元；第一局部读出放大器电路，其通过第一局部输入/输出线连接到所述第一位线读出放大器；第二位线读出放大器，其连接到所述计数单元；第二局部读出放大器电路，其通过第二局部输入/输出线连接到所述第二位线读出放大器；以及驱动器，其通过全局输入/输出线连接到所述第一局部读出放大器电路和所述第二局部读出放大器电路。4.根据权利要求3所述的半导体存储器装置，其中，所述控制逻辑电路被配置为：在所述正常写操作中向所述第一位线读出放大器、所述第一局部读出放大器电路和所述驱动器提供第一组电压，在所述内部写操作中向所述第二位线读出放大器、所述第二局部读出放大器电路和所述驱动器提供第二组电压，并且控制所述正常写操作和所述内部写操作，使得所述第二组电压的电平和激活间隔中的至少一个大于所述第一组电压的电平和激活间隔中的至少一个。5.根据权利要求1所述的半导体存储器装置，还包括：纠错码引擎，其被配置为：对所述数据执行第一纠错码编码操作以生成第一奇偶校验数据，并且对所述计数数据执行第二纠错码编码以生成计数奇偶校验数据，其中，所述存储器单元阵列包括：正常单元区域，其包括存储所述数据的所述第一组单元和存储所述计数数据的所述计
数单元；以及奇偶校验单元区域，其被配置为存储所述计数奇偶校验数据，其中，所述控制逻辑电路被配置为控制所述纠错码引擎，使得所述第一奇偶校验数据的比特数与所述数据的比特数的第一比率小于所述计数奇偶校验数据的比特数与所述计数数据的比特数的第二比率。6.根据权利要求5所述的半导体存储器装置，其中，所述纠错码引擎包括：纠错码编码器，其被配置为生成所述第一奇偶校验数据和所述计数奇偶校验数据；以及纠错码解码器，其被配置为：对所述数据和所述第一奇偶校验数据执行第一纠错码解码，以纠正在对所述数据的读操作中最多的第一数量的错误比特，并且对所述计数数据和所述计数奇偶校验数据执行第二纠错码解码，以纠正在对所述计数数据的读操作中所述计数数据中的最多的第二数量的错误比特，其中，所述第二数量与所述计数数据的比特数之比大于所述第一数量与所述数据的比特数之比。7.根据权利要求5所述的半导体存储器装置，其中：所述正常单元区域包括以二维阵列布置的多个子阵列块，所述多个子阵列块中的每个子阵列块包括所述多个存储器单元的对应部分和所述计数单元的对应部分。8.根据权利要求1所述的半导体存储器装置，还包括：内置自测试电路，其被配置为以列选择线为单位测试所述多个存储器单元行中的每个存储器单元行的存储器单元的写特性，其中，所述控制逻辑电路被配置为基于所述内置自测试电路的测试结果，指派所述存储器单元当中的具有较短写时间的存储器单元作为所述计数单元。9.根据权利要求8所述的半导体存储器装置，其中：其中，所述存储器单元阵列包括正常单元区域，所述正常单元区域包括存储所述数据的第一组单元和存储所述计数数据的所述计数单元，其中，所述正常单元区域包括以二维阵列布置的多个子阵列块，所述多个子阵列块中的每个子阵列块包括所述多个存储器单元的对应部分，并且其中，所述控制逻辑电路被配置为指派所述多个子阵列块的一部分中的所述计数单元。10.根据权利要求1所述的半导体存储器装置，其中，所述行锤击管理电路被配置为基于所述计数值确定与所述多个存储器单元行中的被密集地访问超过预定参考次数的至少一个存储器单元行关联的锤击地址，并且被配置为输出所述锤击地址,其中，所述半导体存储器装置还包括：刷新控制电路，其被配置为接收所述锤击地址并对与由所述锤击地址标识的存储器单元行物理地相邻的一个或多个受害存储器单元行执行锤击刷新操作。11.根据权利要求10所述的半导体存储器装置，其中，所述刷新控制电路包括：刷新控制逻辑电路，其被配置为响应于与所述锤击地址关联的锤击事件检测信号生成
锤击刷新信号；刷新时钟生成器，其被配置为响应于所述刷新信号生成刷新时钟信号；刷新计数器，其被配置为生成与对所述多个存储器单元行的正常刷新操作关联的计数器刷新地址；锤击地址存储部，其被配置为存储所述锤击地址并响应于所述锤击刷新信号输出所述锤击地址；以及映射器，其被配置为基于从所述锤击地址存储部输出的所述锤击地址生成指定所述一个或多个受害存储器单元行的地址的锤击刷新地址。12.根据权利要求1所述的半导体存储器装置，其中，所...

【专利技术属性】
技术研发人员：金基兴，吴台荣，金惠兰，赵成龙，河庆洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：