一种测试模式保护电路及芯片制造技术

本发明专利技术提供一种测试模式保护电路及芯片，用于对芯片的测试模式进行保护，包括：检测模块与第一信号连接，通过对比工作电压与第一信号的电压，产生对应的第一标志信号；测试端口与第二信号连接，第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；状态模块连接于检测模块的输出端与测试端口之间，基于第一标志信号及测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。通过状态模块与测试端口进行组合，以防止芯片误进入和误退出测试模式，能够覆盖所有的功能模块，且占用芯片的内部资源较少。结构简单，操作简便，适用范围广泛。泛。泛。

【技术实现步骤摘要】
一种测试模式保护电路及芯片


[0001]本专利技术涉及集成电路设计与应用
，特别是涉及一种测试模式保护电路及芯片。

技术介绍

[0002]随着集成电路(Integrated Circuit，简称IC)越来越小型化、微观化，使数模混合芯片的架构越来越复杂，一个芯片上通常集成了数十种甚至更多的功能模块，现有的对芯片的功能测试方法所能达到的性能测试效果已经覆盖芯片内部的所有功能模块。为了提高芯片设计的成功率，尤其是在测试与量产的工艺中能够快速准确地定位由设计、生产、装配、运输等因素而导致的芯片功能失效或部分失效的问题，因此，在芯片设计阶段需要考虑和开发多种测试模式，并且还需要保证芯片的测试模式不能占用太多芯片内部资源(包括芯片的管脚、寄存器、内存等)。
[0003]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种测试模式保护电路及芯片，用于解决现有技术中芯片的测试模式覆盖所有的功能模块较为困难、占用太多芯片内部资源的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种测试模式保护电路，用于对芯片的测试模式进行保护，所述测试模式保护电路至少包括：检测模块、状态模块、及测试端口，其中：
[0006]所述检测模块与第一信号连接，通过对比工作电压与所述第一信号的电压，产生对应的第一标志信号；
[0007]所述测试端口与第二信号连接，所述第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；
[0008]所述状态模块连接于所述检测模块的输出端与所述测试端口之间，基于所述第一标志信号及所述测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。
[0009]可选地，所述状态模块包括：进入单元、退出单元及分解单元，其中：
[0010]所述进入单元的输入端与所述检测模块的输出端及所述测试端口连接，基于进入时序及所述第一标志信号判断芯片是否进入测试模式，其中，当芯片进入测试模式时，所述进入单元输出第二标志信号；
[0011]所述退出单元的输入端与所述检测模块的输出端、所述进入单元的输出端及所述测试端口连接，基于退出时序、所述第一标志信号及所述第二标志信号判断芯片是否退出
测试模式，其中，当芯片退出测试模式时，所述退出单元输出第三标志信号；
[0012]所述分解单元的输入端与所述检测模块的输出端、所述进入单元的输出端、所述退出单元的输出端及所述测试端口连接，基于分解时序、所述第一标志信号、所述第二标志信号及所述第三标志信号对芯片的工作模式进行标记。
[0013]可选地，所述进入单元包括：第一复用控制组件、第一串行码解析组件及第一与门，其中：所述第一复用控制组件的输入端与所述第一标志信号及所述第二信号连接；所述第一串行码解析组件的输入端与所述第一复用控制组件的输出端连接；所述第一与门的输入端与所述第一标志信号及所述第一串行码解析组件的输出端连接。
[0014]可选地，所述退出单元包括：第二复用控制组件、第二串行码解析组件及第二与门，其中：所述第二复用控制组件的输入端与所述第一标志信号、所述进入单元的输出端及所述第二信号连接；所述第二串行码解析组件的输入端与所述第二复用控制组件的输出端连接；所述第二与门的输入端与所述第一标志信号及所述第二串行码解析组件的输出端连接。
[0015]可选地，所述分解单元包括：第三复用控制组件、第三串行码解析组件及第三与门，其中：所述第三复用控制组件的输入端与所述进入单元的输出端、所述退出单元的输出端及所述第二信号连接；所述第三串行码解析组件的输入端与所述第三复用控制组件的输出端连接；所述第三与门的输入端与所述第一标志信号及所述第三串行码解析组件的输出端连接。
[0016]可选地，所述检测模块包括：第一PMOS管、第一NMOS管、第二NMOS管、施密特触发器、第一非门及第二非门，其中：所述第一PMOS管的源极与所述第一信号连接，所述第一PMOS管的栅极与工作电压连接；所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的栅极与工作电压连接；所述第二NMOS管的漏极与所述第一NMOS管的源极连接，所述第二NMOS管的栅极与工作电压连接，所述第二NMOS管的源极与参考地连接；所述施密特触发器的输入端与所述第一PMOS管的漏极连接；所述第一非门的输入端与所述施密特触发器的输出端连接；所述第二非门的输入端与所述第一非门的输出端连接。
[0017]可选地，当芯片进入测试模式时，所述第一信号的电压值比工作电压至少高1.5伏特。
[0018]为实现上述目的及其他相关目的，本专利技术提供一种芯片，所述芯片包括：至少一个所述测试模式保护电路，用于防止芯片误进入和误退出测试模式。
[0019]如上所述，本专利技术的一种测试模式保护电路及芯片，具有以下有益效果：
[0020]1)本专利技术的测试模式保护电路及芯片，通过状态模块与测试端口进行组合，以防止芯片误进入和误退出测试模式，能够覆盖所有的功能模块，且占用芯片的内部资源较少。
[0021]2)本专利技术的测试模式保护电路及芯片，结构简单，操作简便，适用范围广泛。
附图说明
[0022]图1显示为本专利技术的测试模式保护电路的示意图。
[0023]图2显示为本专利技术的状态模块中进入单元的电路示意图。
[0024]图3显示为本专利技术的状态模块中退出单元的电路示意图。
[0025]图4显示为本专利技术的状态模块中分解单元的电路示意图。
[0026]图5显示为本专利技术的检测模块的电路示意图。
[0027]图6显示为本专利技术的测试模式的进入时序与退出时序的示意图。
[0028]附图标记说明
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测试模式保护电路
[0030]11
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检测模块
[0031]111
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施密特触发器
[0032]12
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状态模块
[0033]121
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进入单元
[0034]1211
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第一复用控制组件
[0035]1212
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第一串行码解析组件
[0036]122
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退出单元<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试模式保护电路，用于对芯片的测试模式进行保护，其特征在于，所述测试模式保护电路至少包括：检测模块、状态模块、及测试端口，其中：所述检测模块与第一信号连接，通过对比工作电压与所述第一信号的电压，产生对应的第一标志信号；所述测试端口与第二信号连接，所述第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；所述状态模块连接于所述检测模块的输出端与所述测试端口之间，基于所述第一标志信号及所述测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。2.根据权利要求1所述的测试模式保护电路，其特征在于：所述状态模块包括：进入单元、退出单元及分解单元，其中：所述进入单元的输入端与所述检测模块的输出端及所述测试端口连接，基于进入时序及所述第一标志信号判断芯片是否进入测试模式，其中，当芯片进入测试模式时，所述进入单元输出第二标志信号；所述退出单元的输入端与所述检测模块的输出端、所述进入单元的输出端及所述测试端口连接，基于退出时序、所述第一标志信号及所述第二标志信号判断芯片是否退出测试模式，其中，当芯片退出测试模式时，所述退出单元输出第三标志信号；所述分解单元的输入端与所述检测模块的输出端、所述进入单元的输出端、所述退出单元的输出端及所述测试端口连接，基于分解时序、所述第一标志信号、所述第二标志信号及所述第三标志信号对芯片的工作模式进行标记。3.根据权利要求2所述的测试模式保护电路，其特征在于：所述进入单元包括：第一复用控制组件、第一串行码解析组件及第一与门，其中：所述第一复用控制组件的输入端与所述第一标志信号及所述第二信号连接；所述第一串行码解析组件的输入端与所述第一复用控制组件的输出端连接；所述第一与门的输入端与所述第一标志信号及所述第一串行码解析组件的输出端连接。4.根据权利要求3所述的测试模式保护电路，其特...

【专利技术属性】
技术研发人员：梅平，邵颖飞，张天舜，邓炯麟，徐金波，
申请(专利权)人：无锡麟聚半导体科技有限公司，
类型：发明
国别省市：