半导体存储器元件制造技术

本发明专利技术公开一种半导体存储器元件，包含：基底；沿第一方向设置的多个存储单元和位于所述多个存储单元之间的至少一带状单元；多个位线接触，分别电连接至所述多个存储单元的多个漏极掺杂区；以及至少一源极线接触电连接到所述至少一带状单元的扩散区，其中，所述至少一源极线接触和所述多个位线接触在第一方向上对齐。对齐。对齐。

【技术实现步骤摘要】
半导体存储器元件


[0001]本专利技术涉及半导体
，特别是涉及一种闪存存储器元件。

技术介绍

[0002]闪存存储器(flash memory)是一种可以区块进行抹除(erase)和重新编程(reprogram)的存储装置。闪存存储器包括具有大量存储单元的存储阵列。每个存储单元包括能够留住电荷的浮动栅极场效晶体管。存储单元通常被分数个区块(block)，通过给浮动栅极充电，可以随机的对区块内的各存储单元进行电编程。存储单元中的数据取决于浮动栅极中电荷的存在与否，而通过区块抹除操作可以将电荷从浮动栅极中去除。
[0003]常见类型的闪存单元包括叠栅闪存单元和分栅闪存单元(例如，第三代SUPERFLASH(ESF3)存储单元)。与叠栅闪存单元相比，分栅闪存单元具有更低的功耗、更高的注入效率、更不易受短沟道效应的影响以及抗过抹除能力。然而，现有ESF3存储单元的缺点在于需要在相邻两条控制栅极线(control gate line)之间的带状单元(strap cell)上设置源极线接触(source line contact)，导致抹除栅线(erase gate line)和源极线可能短路的问题。

技术实现思路

[0004]本专利技术的主要目的在于提供一种改良的半导体存储器元件，以解决上述现有技术的不足和缺点。
[0005]本专利技术一方面提供一种半导体存储器元件，包含：基底；多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置在所述抹除栅线与所述选择栅线之间，且所述源极线位于所述抹除栅线下方的所述基底中，其中，所述多条元件线定义出沿所述元件线的长度间隔开的多个存储单元和位于所述多个存储单元之间的至少一带状单元；多个位线接触，分别电连接至所述多个存储单元的多个漏极掺杂区，其中，所述多个漏极掺杂区与所述选择栅线相邻；以及至少一源极线接触，电连接到所述选择栅线下方的所述带状单元的扩散区，其中所述至少一源极线接触在所述第一方向上与所述多个位线接触对齐。
[0006]根据本专利技术实施例，各个所述多个存储单元包含设置在所述控制栅线下方的浮动栅。
[0007]根据本专利技术实施例，所述带状单元的扩散区是重掺杂区。
[0008]根据本专利技术实施例，所述扩散区沿第二方向延伸至所述控制栅线正下方的区域。
[0009]根据本专利技术实施例，所述带状单元包含不对称的主动区域布局结构。
[0010]根据本专利技术实施例，所述不对称的主动区域布局结构包含沿第二方向伸长的较长主动区域、沿第二方向伸长并与较长主动区域平行的较短主动区域，和连接较长主动区域和较短主动区域的中间主动区域。
[0011]根据本专利技术实施例，所述至少一源极线接触设置在所述较长主动区域的末端部分
上。
[0012]根据本专利技术实施例，在所述中间主动区域正上方没有设置接触，并且在所述至少一带状单元正上方的所述抹除栅线中没有设置间断。
[0013]根据本专利技术实施例，各个所述多个存储单元包含在所述选择栅线和所述基底之间的第一栅极介电层，并且所述至少一带状单元包含在所述选择栅线和所述基底之间的第二栅极介电层，其中，所述第二栅极介电层比所述第一栅极介电层厚。
[0014]根据本专利技术实施例，所述至少一带状单元包含在所述控制栅线下方的虚设浮动栅，以及在所述虚设浮动栅正下方的永久导通的浮动栅沟道。
[0015]本专利技术另一方面提供一种半导体存储器元件，包含：基底；沿第一方向设置的多个存储单元和位于所述多个存储单元之间的至少一带状单元；多个位线接触，分别电连接至所述多个存储单元的多个漏极掺杂区；以及至少一源极线接触电连接到所述至少一带状单元的扩散区，其中，所述至少一源极线接触和所述多个位线接触在第一方向上对齐。
[0016]根据本专利技术实施例，所述半导体存储器元件还包含多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置于所述抹除栅线和所述选择栅线之间，且所述源极线位于所述抹除栅线之下的所述基底中。
[0017]根据本专利技术实施例，所述多个存储单元和所述至少一带状单元沿所述元件线的长度设置。
[0018]根据本专利技术实施例，所述多个漏极掺杂区和所述选择栅线相邻。
[0019]根据本专利技术实施例，各个所述多个存储单元包含设置在所述控制栅线下方的浮动栅。
[0020]根据本专利技术实施例，各个所述多个存储单元包含在所述选择栅线和所述基底之间的第一栅极介电层，并且所述至少一带状单元包含在所述选择栅线和所述基底之间的第二栅极介电层，其中，所述第二栅极介电层比所述第一栅极介电层厚。
[0021]根据本专利技术实施例，所述至少一带状单元的扩散区是重掺杂区，其中，所述扩散区沿第二方向延伸到所述控制栅线正下方的区域。
[0022]根据本专利技术实施例，所述至少一带状单元包含不对称的主动区域布局结构。
[0023]根据本专利技术实施例，所述不对称主动区域布局结构包含沿所述第二方向伸长的较长主动区域、沿所述第二方向伸长并与所述较长主动区域平行的较短主动区域，和连接所述较长主动区域和所述较短主动区域的中间主动区域。
[0024]根据本专利技术实施例，所述至少一源极线接触设置在所述较长主动区域的末端部分上。
附图说明
[0025]图1是本专利技术实施例所绘示的半导体存储器元件的部分布局示意图；
[0026]图2至图4分别是沿着图1中切线I
‑
I
’
、II
‑
II
’
和III
‑
III
’
所示的剖面示意图。
[0027]主要元件符号说明
[0028]1 半导体存储器元件
[0029]100 基底
[0030]200 不对称的主动(有源)区域布局结构
[0031]210 较长主动区域
[0032]220 较短主动区域
[0033]230 中间主动区域
[0034]310 蚀刻停止层
[0035]320 层间介电层3
[0036]AA 主动区域
[0037]BLC 位线接触
[0038]CGC 控制栅接触
[0039]CGL 控制栅线
[0040]CGE 延伸部
[0041]CHF 浮动栅沟道
[0042]DD 漏极掺杂区
[0043]DDS 重掺杂区
[0044]DFG 虚设浮动栅
[0045]DL 元件线
[0046]DR 扩散区
[0047]EGL 抹除栅线
[0048]FG 浮动栅
[0049]GDL1 第一栅极介电层
[0050]GDL2 第二栅极介电层
[0051]MC 存储单元(记忆胞)
[0052]SC、SCS、SCC 带状单元(带状胞)
[0053]SGC 选择栅接触
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器元件，包含：基底；多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置在所述抹除栅线与所述选择栅线之间，且所述源极线位于所述抹除栅线下方的所述基底中，其中，所述多条元件线定义出沿所述元件线的长度间隔开的多个存储单元和位于所述多个存储胞之间的至少一带状单元；多个位线接触，分别电连接至所述多个存储单元的多个漏极掺杂区，其中，所述多个漏极掺杂区与所述选择栅线相邻；以及至少一源极线接触，电连接到所述选择栅线下方的所述带状单元的扩散区，其中所述至少一源极线接触在所述第一方向上与所述多个位线接触对齐。2.根据权利要求1所述的半导体存储器元件，其中，各个所述多个存储单元包含设置在所述控制栅线下方的浮动栅。3.根据权利要求1所述的半导体存储器元件，其中，所述带状单元的扩散区是重掺杂区。4.根据权利要求3所述的半导体存储器元件，其中，所述扩散区沿第二方向延伸至所述控制栅线正下方的区域。5.根据权利要求4所述的半导体存储器元件，其中，所述带状单元包含不对称的主动区域布局结构。6.根据权利要求5所述的半导体存储器元件，其中，所述不对称的主动区域布局结构包含沿第二方向伸长的较长主动区域、沿第二方向伸长并与较长主动区域平行的较短主动区域，和连接较长主动区域和较短主动区域的中间主动区域。7.根据权利要求6所述的半导体存储器元件，其中，所述至少一源极线接触设置在所述较长主动区域的末端部分上。8.根据权利要求6所述的半导体存储器元件，其中，在所述中间主动区域正上方没有设置接触，并且在所述至少一带状单元正上方的所述抹除栅线中没有设置间断。9.根据权利要求1所述的半导体存储器元件，其中，各个所述多个存储单元包含在所述选择栅线和所述基底之间的第一栅极介电层，并且所述至少一带状单元包含在所述选择栅线和所述基底之间的第二栅极介电层，其中，所述第二栅极介电层比所述第一栅极介电层厚。10.根据权利要求1所述的半导体存储器元件，其中，所述至少一带状单元包含在所述控制栅线下方的虚设浮动栅，以及在所述虚设...

【专利技术属性】
技术研发人员：帅宏勋，叶毓仁，陈志容，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：