基于FPGA的TMR布局方法及其设计优化方法技术

本发明专利技术公开了一种基于FPGA的TMR布局方法，该方法包括：将TMR的三份时序单元分别设置在不同的切片内，将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟Tiles驱动。本发明专利技术还公开一种基于FPGA的TMR布局设计优化方法。利用本发明专利技术方案，可以有效提高基于FPGA设计的TMR抗单粒子加固设计性能。性能。性能。

【技术实现步骤摘要】
基于FPGA的TMR布局方法及其设计优化方法


[0001]本专利技术涉及电路设计
，具体涉及一种基于FPGA的TMR布局方法及其设计优化方法。

技术介绍

[0002]TMR(Triple modular redundancy，三模冗余)是最常用的一种容错设计技术，利用该技术可以大大提高系统的可靠性。TMR加固技术是FPGA抗单粒子加固设计常用的方法，基于FPGA(Field
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programmable gate array，现场可编程门阵列)的TMR加固设计通常采用如图1所示的技术方案。其中，LUT代表查找表，FF代表寄存器时序单元，V代表多数表决器(Voter)。FPGA TMR加固技术就是将逻辑资源和寄存器时序单元等逻辑资源分别复制三份，然后通过三个多数投票表决器进行投票选择输出。这样，TMR加固可以屏蔽单模失效。例如，如果LUT2/FF2失效，LUT1/FF1和LUT3/FF3的输出可以表决正确的输出，从而屏蔽LUT2/FF2错误的输出。
[0003]FPGA是一种基于重复Tile(片区单元)的规整阵列结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的TMR布局方法，其特征在于，所述方法包括：将三模冗余TMR的三份时序单元分别设置在不同的切片内；将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟片区单元Tiles驱动。2.根据权利要求1所述的方法，其特征在于，所述时序单元包括以下任意一种或多种：寄存器单元、块存储器单元BRAM、数字信号处理单元DSP。3.根据权利要求1所述的方法，其特征在于，所述三份时序单元的时钟由同一个全局时钟缓冲器BUFG或者三个不同的BUFG驱动。4.一种基于FPGA的TMR布局设计优化方法，其特征在于，所述方法包括：获取三模冗余TMR布局信息；根据预设的优化原则对所述TMR布局信息中的TMR进行布局优化处理，生成优化后的TMR布局信息；所述优化原则包括：将三模冗余TMR的三份时序单元分别设置在不同的切片内；将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟片区单元Tiles驱动；根据所述优化后的TMR布局信息重新进行布局。5.根据权利要求4所述的方法，其特征在于，所述获取TMR布局信息包括：获取布局设计检查文件，所述布局设计检查文件是指FPGA工具布局后的设计检查文件；根据所述布局设计检查文件获取FPGA内所有未被使用的时序资源和被占用的时序资源；获取所有TMR时序单元所在的片区单元Tile的位置信息。6.根据权利要求5所述的方法，其特征在于，所述根据预设的优化原则对所述TMR布局信息中的TMR进行布局优化处理，生成优化后的TMR布局信息包括：根据所述TMR布局信息确定存在单点失效的所有TMR时序单元列表；依次遍历所述列表中每一个存在单点失效的TMR时序单元，确定所述TMR时序单元存在单点失效的TMR域；如果所述存在单点失效的TMR域的个数大于1并且迭代次数小于设定值，则选择所述存在单点失效的TMR域中的当前失效TMR域；确定所述当前失效TMR域的位置相关信息；根据所述当前失效TMR域的位置相关信息确定所述当前失效TMR域的邻近Tile列表，所述邻近Tile列表中包括一个或多...

【专利技术属性】
技术研发人员：宁冰旭，俞剑，沈鸣杰，徐烈伟，俞军，
申请(专利权)人：上海复旦微电子集团股份有限公司，
类型：发明
国别省市：