数据取得部(31)取得可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息。推理部(32)使用已学习模型，根据由数据取得部(31)取得的每个工艺的资源使用率数据和工艺映射时的时序裕量信息，输出用于使配置布线成功的反复合成用参数，该已学习模型用于根据每个工艺的资源使用率数据和工艺映射时的时序裕量信息，推理用于使配置布线成功的对可编程逻辑器件的开发用工具链给出的反复合成用参数。工具链给出的反复合成用参数。工具链给出的反复合成用参数。
【技术实现步骤摘要】
【国外来华专利技术】学习装置、推理装置以及可编程逻辑器件的开发用工具链
[0001]本专利技术涉及学习装置、推理装置以及可编程逻辑器件的开发用工具链。
技术介绍
[0002]近年来，随着半导体工艺世代的发展，定制ASIC(Application Specific Integrated Circuit：专用集成电路)开发的成本正在增大。因此，对FPGA(Field Programmable Gate Array：现场可编程门阵列)或DRP(Dynamic Re Configurable Processor：动态可重构处理器)等可编程逻辑器件的需求提高。
[0003]在使用这些可编程器件开发用户应用电路的工具链中，大致存在高位合成、逻辑映射以及配置布线等工序。其中，特别需要执行时间的是配置布线。为了完成配置布线，需要在对时钟频率和输入输出延迟设定等约束条件以及工具选项等进行各种变更的基础上反复试行。特别是在使用抑制了成本的器件开发规模较大的电路的情况下，试行所需的时间对开发期间造成较大的影响。
[0004]例如，在专利文献1的半导体电路设计的EDA工具中，为了提高性能，提取该电路的特征向量，参照特征量库生成工具推荐的第1配置布线拓扑。在专利文献1中，记载有用于基于第1配置布线拓扑生成又一推荐的配置布线拓扑的方法。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1：美国专利第10437954号说明书
技术实现思路
[0008]专利技术要解决的课题
[0009]在专利文献1中，求出电路的特征量并推荐用于配置布线的适当拓扑。然而，专利文献1记载的方法专用于ASIC电路设计，没有考虑到应用于可编程逻辑器件。
[0010]本专利技术的目的在于，提供一种学习装置、推理装置以及可编程逻辑器件的开发用工具链，在使用可编程逻辑器件开发用户应用电路时，能够实现配置布线的高速化。
[0011]用于解决课题的手段
[0012]本专利技术的学习装置具有：数据取得部，其取得学习用数据，该学习用数据包含可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息、以及每个工艺的资源使用率数据和工艺映射时的时序裕量信息中的可编程逻辑器件的开发用工具链的目标时钟频率和反复合成用参数；以及模型生成部，其使用学习用数据生成已学习模型，该已学习模型用于根据可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息，推理用于使配置布线成功的对可编程逻辑器件的开发用工具链给出的反复合成用参数。
[0013]本专利技术的推理装置具有：数据取得部，其取得可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息；以及推理部，其使用已学习模
型，根据由数据取得部取得的每个工艺的资源使用率数据和工艺映射时的时序裕量信息，输出用于使配置布线成功的反复合成用参数，该已学习模型用于根据每个工艺的资源使用率数据和工艺映射时的时序裕量信息，推理用于使配置布线成功的对可编程逻辑器件的开发用工具链给出的反复合成用参数。
[0014]本专利技术的学习装置具有：数据取得部，其取得学习用数据，该学习用数据包含可编程逻辑器件的开发用工具链的目标时钟频率、反复合成用参数、可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据、以及工艺映射时的时序裕量信息；以及模型生成部，其使用学习用数据生成已学习模型，该已学习模型用于根据可编程逻辑器件的开发用工具链的目标时钟频率、反复合成用参数、每个工艺的资源使用率数据、以及工艺映射时的时序裕量信息，推理配置布线的成功概率。
[0015]本专利技术的推理装置具有：数据取得部，其取得可编程逻辑器件的开发用工具链的目标时钟频率、反复合成用参数、可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据、以及工艺映射时的时序裕量信息；以及推理部，其使用已学习模型，根据由数据取得部取得的目标时钟频率、反复合成用参数、每个工艺的资源使用率数据、以及工艺映射时的时序裕量信息，输出配置布线的成功概率，该已学习模型用于根据目标时钟频率、反复合成用参数、每个工艺的资源使用率数据、以及工艺映射时的时序裕量信息，推理配置布线的成功概率。
[0016]专利技术效果
[0017]根据本专利技术，在使用可编程逻辑器件开发用户应用电路时，能够实现配置布线的高速化。
附图说明
[0018]图1是与实施方式1中的可编程逻辑器件的开发用工具链相关的学习装置10的结构图。
[0019]图2是与实施方式1中的学习装置10的学习处理相关的流程图。
[0020]图3是与实施方式1中的可编程逻辑器件的开发用工具链相关的推理装置30的结构图。
[0021]图4是表示由实施方式1中的推理装置30进行的反复合成用参数的推理过程的流程图。
[0022]图5是表示与实施方式2中的可编程逻辑器件的开发用工具链相关的学习装置10A的结构的图。
[0023]图6是与实施方式2中的学习装置10A的学习处理相关的流程图。
[0024]图7是表示与实施方式2中的可编程逻辑器件的开发用工具链相关的推理装置30A的结构的图。
[0025]图8是表示实施方式2中的推理装置30A的配置布线的成功概率的推理过程的流程图。
[0026]图9是表示学习装置10、10A、推理装置30、30A或者可编程逻辑器件的开发用工具链40的硬件结构的图。
具体实施方式
[0027]以下，参照附图说明实施方式。
[0028]实施方式1
[0029]图1是与实施方式1中的可编程逻辑器件的开发用工具链相关的学习装置10的结构图。学习装置10具有数据取得部12和模型生成部13。
[0030]数据取得部12取得目标时钟频率、反复合成用参数、每个工艺(technology)的资源使用率数据、以及工艺映射(technology mapping)时的时序裕量(timing slack)信息作为学习用数据。
[0031]目标时钟频率是指使可编程逻辑器件实际动作的作为目标的时钟频率。
[0032]反复合成是指为了在配置布线后达成目标时钟频率而试行多次配置布线。在反复合成中，例如将目标时钟频率或者比目标时钟频率高的时钟频率作为中心频率X[MHz]，在频率低的一侧和高的一侧设定阈值σ[MHz]的范围，即设定从(X
‑
σ)[MHz]～(X+σ)[MHz]的范围，一边在该范围之间每次变化步长值Δ[MHz]，一边反复试行配置布线。反复合成的试行次数为(2σ/Δ+1)次。反复合成用参数是指上述的X、σ、Δ。将下限值(X
‑
σ)设为大于目标时钟频率的值。
[0033]每个工艺的资源使用率数据表示程序逻辑器件内的各种运算资源的每种运算资源的使用数相对于可使用数的比例。
[0034]每个工艺的资源使用率数据例如作为可编程逻辑器件的工艺映射的结果，包含LE(Logic Elemen本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种学习装置，该学习装置具有：数据取得部，其取得学习用数据，该学习用数据包含可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息、以及所述每个工艺的资源使用率数据和所述工艺映射时的时序裕量信息中的所述可编程逻辑器件的开发用工具链的目标时钟频率和反复合成用参数；以及模型生成部，其使用所述学习用数据生成已学习模型，该已学习模型用于根据所述可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息，推理用于使配置布线成功的对所述可编程逻辑器件的开发用工具链给出的反复合成用参数。2.根据权利要求1所述的学习装置，其中，所述每个工艺的资源使用率数据包含所述可编程逻辑器件内的逻辑元件或处理元件的算术逻辑运算单元的使用率、多工器的使用率、加法器的使用率、减法器的使用率以及算术移位器的使用率。3.根据权利要求1或2所述的学习装置，其中，所述工艺映射时的时序裕量信息针对由所述目标时钟频率确定的周期时间，包含所述可编程逻辑器件内的触发器间的信号传输延迟时间中最大的信号传输延迟时间相对于所述周期时间的冗余值。4.根据权利要求1～3中的任意一项所述的学习装置，其中，所述反复合成用参数包含：作为中心的时钟频率；阈值，其用于决定时钟频率的下限值和上限值；以及步长值，其用于涵盖由所述阈值决定的所述时钟频率的从所述下限值到所述上限值的范围。5.根据权利要求1～4中的任意一项所述的学习装置，其中，用于使所述配置布线成功的反复合成用参数包含：所述作为中心的时钟频率，其用于使所述配置布线后的电路能够达成作为目标的信号处理性能；以及所述阈值和所述步长值的组合，其满足能够使执行反复合成时的所述配置布线的结果为成功的概率最高且所述配置布线的试行次数最少这样的条件。6.根据权利要求1～5中的任意一项所述的学习装置，其中，作为报酬基准，在所述配置布线成功的情况下，所述模型生成部使用所述可编程逻辑器件内的逻辑元件或处理元件的使用率的冗余度、或所述可编程逻辑器件内的互连资源的使用率的冗余度、或所述可编程逻辑器件内的所述触发器间的所述信号传输延迟时间中最大的信号传输延迟时间相对于所述周期时间的冗余度来增大报酬。7.根据权利要求1～6中的任意一项所述的学习装置，其中，作为报酬基准，在所述配置布线失败的情况下，所述模型生成部使用所述可编程逻辑器件内的逻辑元件或处理元件的使用率的溢出程度、或所述可编程逻辑器件内的所述互连资源的溢出程度、或所述可编程逻辑器件内的所述触发器间的所述信号传输延迟时间中最大的信号传输延迟时间相对于所述周期时间的时序违规程度来降低报酬。
8.一种推理装置，该推理装置具有：数据取得部，其取得可编程逻辑器件的开发用工具链的每个工艺的资源使用率数据和工艺映射时的时序裕量信息；以及推理部，其使用已...
【专利技术属性】
技术研发人员：森敦弘，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：
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