一种基于区块化设计的FPGA设计方法技术

本申请公开了一种基于区块化设计的FPGA设计方法，涉及FPGA技术，该方法对于包含跨区块路径的局部路径的目标区块添加形成为目标区块的输入口或输出口的虚拟端口模块，并以目标区块对应的局部芯片区域外围的绕线架构的位置确定虚拟端口模块的布局位置，使得在设计每个区块时就可以对每个目标区块内包含的跨区块路径的局部路径进行时序约束，在全片整合时就可以尽快达成区块路径的全路径时延的要求，避免了全片整合阶段的反复解固重新设计，弥补了现有区块化设计的缺陷，提高了FPGA设计效率，真正发挥出区块化设计的优势。真正发挥出区块化设计的优势。真正发挥出区块化设计的优势。

【技术实现步骤摘要】
一种基于区块化设计的FPGA设计方法


[0001]本专利技术涉及FPGA
，尤其是一种基于区块化设计的FPGA设计方法。

技术介绍

[0002]现场可编程逻辑门阵列(Field
‑
Programmable Gate Array，FPGA)是一种在日用家电、大型机械乃至航空航天等领域都有广泛使用的芯片。随着FPGA芯片规模的扩大以及复杂度的提高，芯片的设计难度也逐步提高，为了提高设计效率，常常会采用区块设计(Block
‑
based design)的方法来完成容量大、复杂度高的用户设计。
[0003]区块设计方法是指将整个用户设计按特定要求划分成区块(Block)，每个区块对应用户设计中的一部分的子设计，每个区块对应一个子设计的局部网表或局部RTL设计代码，且每个区块还对应FPGA芯片上的一个局部芯片区域。对每个区块设定目标(子设计的功能)以及约束(时序约束、局部芯片区域的面积约束、局部芯片区域的位置约束)，即可以在相应的局部芯片区域内实现对应子设计以设计完成一个区块。在设计完成各个区块后，对所有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于区块化设计的FPGA设计方法，其特征在于，所述方法包括：将全局用户设计划分为若干个具有连接关系的区块，每个区块对应所述全局用户设计中的一部分的子设计，且每个区块对应于FPGA芯片上的局部芯片区域；所述全局用户设计中存在至少一条跨区块路径，所述跨区块路径包括多条相连的局部路径且分布在多个不同的目标区块内以及目标区块之间，目标区块是内部包含至少一条跨区块路径的局部路径的区块，每个目标区块包含的局部路径通过虚拟端口模块对外连接属于同一条跨区块路径的其他局部路径；确定各个目标区块对应的子设计中的虚拟端口模块的布局位置，每个目标区块的每个虚拟端口模块的布局位置以所述目标区块对应的局部芯片区域外围的绕线架构的位置确定；对各个区块的子设计在对应的局部芯片区域内按照各自的区块约束完成设计，每个目标区块的区块约束包括所述目标区块内的跨区块路径的局部路径的时延约束；对完成设计的各个区块进行全片整合得到所述全局用户设计在所述FPGA芯片上的设计结果。2.根据权利要求1所述的方法，其特征在于，所述方法还包括对于所述全局用户设计中的每条跨区块路径，确定所述跨区块路径的全路径时延T，并根据所述全路径时延T确定所述跨区块路径分布在各个目标区块内的局部路径的时延约束；则在进行全片整合时，对于属于同一条跨区块路径的多条局部路径连接形成的全路径，确定所述全路径的时延约束为所述跨区块路径的全路径时延T，形成的全路径包括分布在完成设计的各个区块内的局部路径以及连接在不同目标区块之间的局部路径。3.根据权利要求2所述的方法，其特征在于，所述根据所述全路径时延T确定所述跨区块路径分布在各个目标区块内的局部路径的时延约束，包括：确定所述跨区块路径分布在每个目标区块内的局部路径的时延约束为T/N，N为跨区块路径包含的局部路径的总数量。4.根据权利要求2所述的方法，其特征在于，所述根据所述全路径时延T确定所述跨区块路径分布在各个目标区块内的局部路径的时延约束，包括：确定所述跨区块路径分布在每个目标区块内的局部路径的时延约束为(T/M)*m，M为跨区块路径包含的路段的总数量，m是所述目标区块内的局部路径包含的路段的总数量，跨区块路径中相邻两个直接相邻的模块之间形成一条路段，每条局部路径包含一条或多条路段。5.根据权利要求1所述的方法，其特征在于，在确定各个目标区块对应的子设计中的...

【专利技术属性】
技术研发人员：虞健，惠峰，王新晨，董志丹，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：