FPGA综合过程中的RAM映射前处理方法和系统技术方案

本发明专利技术涉及存储技术领域，具体涉及FPGA综合过程中的RAM映射前处理方法和系统。该方法包括：获取存储器中读写端口的状态数据一，以及存储器的状态数据二；根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量。本发明专利技术在芯片设计或者FPGA设计中，当设计中包含的存储器进行映射前，将存储器进行优化或者合并，使得存储器可以使用合理的存储器元件来进行表示，综合后的网表芯片占用面积小。将其映射为一个或若干个存储器，充分利用了FPGA的存储器资源，大大减少了设计的逻辑资源。资源。资源。

【技术实现步骤摘要】
FPGA综合过程中的RAM映射前处理方法和系统


[0001]本专利技术涉及存储
，尤其涉及FPGA综合过程中的RAM映射前处理方法、系统、计算机设备及存储介质。

技术介绍

[0002]随着现代EDA技术的发展，可编程逻辑器件已广泛应用于数字信号处理、网络通信、工业控制、计算机相关产品中。FPGA技术在近几年的电子设计中应用越来越广泛。FPGA具有的硬件逻辑可编程性、大容量、高速、内嵌存储阵列等特点使其特别适合于高速数据采集、复杂控制逻辑、精确时序逻辑等场合的应用。存储器是数字应用系统中必不可少的模块。
[0003]用户在设计存储器时存在可以优化的或者可以合并的存储器，没有进行处理，使用不合理的存储器或者逻辑资源来表示存储器时，电路比较复杂，芯片占用面积大，影响布局布线，功耗也会随之升高。为了解决该技术问题现提出FPGA综合过程中的RAM映射前处理方法、系统。

技术实现思路

[0004]为了解决上述现有技术中存在的技术问题，本专利技术提供了一种FPGA综合过程中的RAM映射前处理方法、系统、计算机设备及存储介质，先将存储器读写端口进行优化或者合并，然后将此存储器映射为更合理的RAM，可以提高存储器元件的使用效率，减少芯片的逻辑资源的数量。
[0005]为实现上述目的，本专利技术实施例提供了如下的技术方案：
[0006]第一方面，在本专利技术提供的一个实施例中，提供了FPGA综合过程中的RAM映射前处理方法，该方法包括以下步骤：
[0007]获取存储器中读写端口的状态数据一，以及存储器的状态数据二；
[0008]根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量。
[0009]作为本专利技术的进一步方案，所述状态数据一，包括读写端口的数量和读写端口的地址数据。
[0010]作为本专利技术的进一步方案，所述状态数据二，包括存储器的初值状态数据。
[0011]作为本专利技术的进一步方案，所述根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：
[0012]当读端口与写端口的地址线输入相同，并且读端口的输出连接到写端口的输入上，则断开存储器的读端口和写端口。
[0013]作为本专利技术的进一步方案，所述根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：
[0014]当两个写端口的时钟信号，地址信号相同时，将两个写端口进行合并。
[0015]作为本专利技术的进一步方案，当两个写端口的时钟信号，地址信号相同时，将两个写端口进行合并，包括：
[0016]合并后的写端口具有两个或逻辑的控制端、一个地址端和输入端；
[0017]合并后的输入端，为dataIn1输入；
[0018]或者写端口具有dataIn0的控制信号时，dataIn0输入。
[0019]作为本专利技术的进一步方案，根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：
[0020]当一个存储器中存在两个相同的地址信号的读端口时，则将这两个读端口直接合并为1个读端口。
[0021]作为本专利技术的进一步方案，所述根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：
[0022]当存储器只有读端口没有写端口时，并且存储器的初值高一半的全为0或者全为1时，则将读端口的地址位变窄，低位不变，最高位地址作为数据输出端的选择信号，数据位不变，输出端当它为1时选择0或者1；当最高位地址为0时选择的原data位输出，数据位不变，地址位减少1。
[0023]作为本专利技术的进一步方案，根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：
[0024]当存储器只有1个读端口时，且读端口的输出位有悬空时，对输出位进行适配替换，读端口的地址不变，数据位变窄，将存储器的初值对应去掉。
[0025]第二方面，在本专利技术提供的又一个实施例中，提供了FPGA综合过程中的RAM映射前处理系统，该系统包括：数据模块和处理模块；
[0026]所述数据模块，用于获取存储器中读写端口的状态数据一，以及存储器的状态数据二；
[0027]所述处理模块，用于根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量。
[0028]第三方面，在本专利技术提供的又一个实施例中，提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器加载并执行所述计算机程序时实现FPGA综合过程中的RAM映射前处理方法的步骤。
[0029]第四方面，在本专利技术提供的再一个实施例中，提供了一种存储介质，存储有计算机程序，所述计算机程序被处理器加载并执行时实现所述FPGA综合过程中的RAM映射前处理方法的步骤。
[0030]本专利技术提供的技术方案，具有如下有益效果：
[0031]本专利技术提供的FPGA综合过程中的RAM映射前处理方法、系统、计算机设备及存储介质，在芯片设计或者FPGA设计中，当设计中包含的存储器进行映射前，将存储器进行优化或者合并，使得存储器可以使用合理的存储器元件来进行表示，综合后的网表芯片占用面积小。将其映射为一个或若干个存储器，充分利用了FPGA的存储器资源，大大减少了设计的逻辑资源。
[0032]本专利技术的这些方面或其他方面在以下实施例的描述中会更加简明易懂。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
[0033]本专利技术的这些方面或其他方面在以下实施例的描述中会更加简明易懂。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0034]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
[0035]图1为本专利技术一个实施例的FPGA综合过程中的RAM映射前处理方法的流程图。
[0036]图2为本专利技术一个实施例的存储器读写端口结构图一。
[0037]图3为本专利技术一个实施例的存储器读写端口合并过程图。
[0038]图4为本专利技术一个实施例的FPGA综合过程中的RAM映射前处理系统结构框图。
[0039]图5为本专利技术一个实施例的FPGA综合过程中的RAM映射前处理系统中处理模块图。
[0040]图6为本专利技术一个实施例的计算机设备结构图。
[0041]图中：括数据模块
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100、处理模块
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200、处理子单元一
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201、处理子单元二
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202、处理子单元三
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203、处理子单元四
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204、处理子单元五
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【技术保护点】

【技术特征摘要】
1.一种FPGA综合过程中的RAM映射前处理方法，其特征在于，该方法包括：获取存储器中读写端口的状态数据一，以及存储器的状态数据二；根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量。2.如权利要求1所述的FPGA综合过程中的RAM映射前处理方法，其特征在于，所述状态数据一，包括读写端口的数量和读写端口的地址数据。3.如权利要求2所述的FPGA综合过程中的RAM映射前处理方法，其特征在于，所述状态数据二，包括存储器的初值状态数据。4.如权利要求1所述的FPGA综合过程中的RAM映射前处理方法，其特征在于，所述根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：当读端口与写端口的地址线输入相同，并且读端口的输出连接到写端口的输入上，则断开存储器的读端口和写端口。5.如权利要求1所述的FPGA综合过程中的RAM映射前处理方法，其特征在于，所述根据状态数据一或状态数据二，减少存储器的读写端口数量或者减少存储器容量；包括：当两个写端口的时钟信号，地址信号相同时，将两个写端口进行合并。6.如权利要求5所述的FPGA综合过程中的RAM映射前处理方法，其特征在于，当两个写端口的时钟信号，地址信号相同时，将两个写端口进行合并，包括：合并后的写端口具有两个或逻辑的控制端、一个地址端和输入端；合并后的输入端，为dataIn1输入；或者写端口具有dataIn0的控制信号时，dataIn0输入。7.如权利要求1所述的FPGA综合过程中的RAM映射前处理方...

【专利技术属性】
技术研发人员：张青，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：