一种具有高解析度的延迟调整器制造技术

一延迟调整器，用来调整信号的延迟时间，包含：一第一电容单元；一可变电容单元，串联耦接该第一电容单元，该可变电容单元依据第一控制信号来调整该可变电容单元的电容值，该可变电容单元包含：复数个第二电容；以及至少一第一开关，耦接至少一个该复数个第二电容。

【技术实现步骤摘要】

本专利技术相关于一种延迟调整器，尤指一种具有高解析度的延迟调整器。
技术介绍
在积体电路中，由于信号的传递时间会受到金属导线上的寄生电容、 驱动电流及工作电压...等的影响，使得信号在传递上会产生一段传递延迟 时间，此传递延迟时间于一些高速电路或一些特殊电路的应用上，具有重 要的考量， 一般来说，传递延迟时间可由下列算式估计出来r";x(如xpw (公式一)二其中Td为传递延迟时间，C为季生电容，I为驱动电流，Vdd为工作电 压。由于电路会受到制程漂移、电压漂移及温度影响，使得传递延迟时间变 得无法预期，因此有可能使得电路产生不正常的运作，所以在某些情况下， 传递延迟时间是需要受到补偿，来使得电路正常运作。在习知的技术中，常 见的是采用电容并联的作法，来调整传递延迟时间，而此方法以目前的制程 来说，可调整的解析度大约可到10ps,但是在一些的高速电路或一些特殊的 电路应用上，还需要更高的调整解析度，来使得电路整体的特性变得更好。
技术实现思路
因此，本专利技术的目的的一，在于提供一种具有高解析度的延迟调整器。 依据本专利技术的一实施例，揭露一种延迟调整器，该延迟调整器用来调整 一信号的延迟时间，其包含 一第一电容单元； 一可变电容单元，串联耦接 该第一电容单元，该可变电容单元依据第一控制信号来调整该可变电容单元 的电容值，该可变电容单元包含复数个第二电容；以及至少一第一开关， 耦接至少一个该复数个第二电容。附图说明第1图为本专利技术的延迟调整器。第2图为本专利技术的延迟调整器应用于一时间交错式的模数转换器。 第3图为本专利技术的延迟调整器应用于一接收器。主要元件符号说明<table>table see original document page 5</column></row><table>具体实施例方式以下说明将参照相关图式说明本专利技术的较佳实施例，使任何本领域的技 术人员可据以实施本专利技术，虽本专利技术的实施例有所差异，但是本文中说明的 个别特色、结构或特征用以联系任一实施例，在无需脱离本专利技术的范围内， 可据以实施于其他实施例中，而非仅以下所述方式。此外，每一揭露的实施例中的个别元件的安排与位置，在不脱离本专利技术的范围内当可作适当更动， 因此本专利技术的保护范围当视所附的申请专利范围所界定者为准。本说明书中 所提及的"耦接(couple tO)"包括有"直接的连接，，以及"间接的连接"。 请参阅第1图，第1图为本专利技术的一实施例，延迟调整器IOO耦接至一 应用电路106的输出端，用来调整应用电路106输出信号的传递延迟时间， 延迟调整100包含一电容102及一可变电容单元104,其中，电容102与可 变电容单元104形成一串联结构；可变电容单元104包含电容C1、 C2、 C3以 及晶体管开关SW1、 SW2、 SW3，其中电容C1与晶体管开关SW1相耦接，电容 C2与晶体管开关SW2相耦接，电容C3与晶体管开关SW3相耦接，为了方便 说明，假设电容102的电容值等效为Cx,可变电容单元104的电容值等效为 Cy,延迟调整器100的等效电容值为Ceff ，由于电容102及可变电容单元104 为串联结构，延迟调整器100的等效电容值Ceff可由下列公式表示Ce// = W (公式二)若Cy-o^Cx JLa>〉l贝'JCe# = (if^)x Cx = (~V)x &三(1 一 x & (公式三)由上述公式可知，若挑选较大的a值,例如a为100，则Ceff=0. 99*Cx, 整体来看，相当于只将Cx调整了 1%,若以电路的传递延迟时间来看，使用 此种延迟调整器IOO,可以提高延迟调整时间的解晰度至0. lps，因此，电路 设计者可利用控制信号，控制晶体管开关SW1、 SW2及SW3，调整可变电容单 元104中的电容并联数目以调整等校电容值Cy,来得到想要的信号传递延迟 时间，其中，控制信号可依照设计者的需求，可设计为模拟控制信号或数字 控制信号。本实施例虽以oc为100做为实施例，但a亦可设计成其他的值， 例如，a大于或等于2， a大于或等于10, a大于或等于20。另外，本专利技术 所述的电容，可采用金属(Metal)电容、多晶硅(Poly-Si 1 icon)电容或金氧半 (MOS)电容所完成。请参阅第2图，第2图为本专利技术的延迟调整器的一实施例，应用于时间 交4晉式的才莫凄t转4灸器(Time—Interleaved Analog to Digital Converter) 202 中，交错式的模数转换器202包含第一模数转换器204、第二模数转换器206 以及多路复用器208,其中第一模数转换器204及第二模数转换器206分别接收从锁相回路210所输出的时脉信号clkl及clk2,且相位相差90° ,由 于时脉信号clkl及clk2为时间交错式的模数转换器202的重要参考信号， 其用来作为取样的时脉，若此两时脉信号clkl及clk2的相位产生不匹配， 即clkl、 clk2的相位相差不为90° ,则会影响到时间交错式的模数转换器 202的正常运作，而产生时序误差(Timing error),因此，延迟调整器100 可用来调整此两时脉信号clkl及clk2的相位误差，来使得交错式的模数转 换器202能够正常运作；如图所示，延迟调整器100耦接至锁相回路210的 输出端，相位侦测器212用来侦测脉信号clkl及clk2的相位误差，以产生 一侦测结果至一控制单元214，接着，控制单元214依据该侦测结果产生一 控制信号216至该延迟调整器100的可变电容单元104，藉由改变其电容值， 来调整clk2的相位，使得clkl、 clk2的相位差能够等于90° 。请参阅第3图，第3图为本专利技术的延迟调整器的一实施例，应用于接收 器中，该接收器包含频带选择器(band selector) 302 、低噪声放大器(low noise amplifier, LNA) 304、本地振荡器(local oscillator, LO) 306、第一 混频器308、第二混频器310、移相器312、第一滤波器314、第二滤波器316、 第一可变增益放大器(variable gain amplifier, VGA)318、第二可变增益放 大器320、第一模数转换器322以及第二模数转换器324;当信号被接收进来 时，经过频带选择器302及低噪声放大器304后，混频器308、 310将输入信 号与震荡信号0S1及OS2(其相位差为90° )分别作混频，混频后的信号再由 后端的元件，滤波器、可变增益放大器及模数转换器做处理后，输出I信号 及Q信号。但是震荡信号OSl及OS2可能受到制程、电压及温度标移等影响， 使接收器会发生I信号及Q信号的不匹配(IQmismatch),而影响整体的电路 运作。因此，延迟调整器100可用来调整此两震荡信号0S1及OS2的相位误 差，来使得接收器能够正常运作，以降低I信号及Q信号不匹配的问题；如 图所示，延迟调整器IOO耦接至本地振荡器306的输出端，相位侦测器326 用来侦测脉信号0S1及0S2的相位误差，以产生一侦测结果至一控制单元328, 本文档来自技高网...

【技术保护点】
一延迟调整器，用以依据第一控制信号以调整信号的延迟时间，该延迟调整器包含：　一第一电容单元；以及　一可变电容单元，串联耦接至该第一电容单元，该可变电容单元依据该第一控制信号来调整该可变电容单元的电容值，该可变电容单元包含：　 　复数个第二电容；以及　至少一第一开关，耦接至少一个该复数个第二电容，用以依据该第一控制信号来调整该可变电容单元的电容值。

【技术特征摘要】

【专利技术属性】
技术研发人员：李朝政，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]