集成电路装置制造方法及图纸

可提供一种集成电路装置，包括：基板，其包括字线沟槽以及与字线沟槽的内壁的第一侧壁部分相邻的第一凹陷；沟道区，其在内壁上并且在平行于基板的上表面的第一方向上延伸，该沟道区包括在基板的与内壁相邻的部分中的第一沟道区以及在内壁上并且包括第一导电类型的二维(2D)材料的第二沟道区；栅极绝缘层，其在第二沟道区上；字线，其在栅极绝缘层上并且在字线沟槽内部；以及源极区，其在第一凹陷中并且包括第一导电类型的2D材料。且包括第一导电类型的2D材料。且包括第一导电类型的2D材料。

【技术实现步骤摘要】
集成电路装置
[0001]相关申请的交叉引用
[0002]本申请基于并要求2021年9月10日提交于韩国知识产权局的韩国专利申请No.10
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2021
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0121170的优先权，该韩国专利申请的公开内容整体以引用方式并入本文。


[0003]本专利技术构思涉及集成电路装置，更具体地，涉及具有埋置沟道晶体管的集成电路装置。

技术介绍

[0004]随着集成电路装置缩小，用于实现集成电路装置的各个精细电路图案的尺寸变得越来越小。另外，对包括物联网(IoT)、人工智能(AI)存储装置等的各种应用中使用的能够以低功率驱动的集成电路装置的需求不断增加。

技术实现思路

[0005]本专利技术构思提供了能够降低功耗的集成电路装置。
[0006]根据本专利技术构思的一方面，一种集成电路装置包括：基板，其包括字线沟槽以及与字线沟槽的内壁的第一侧壁部分相邻的第一凹陷；字线沟槽的内壁上的沟道区，该沟道区在平行于基板的上表面的第一方向上延伸，该沟道区包括第一沟道区和第二沟道区，第一沟道区在基板的与字线沟槽的内壁相邻的部分中，第二沟道区在字线沟槽的内壁上并且包括第一导电类型的二维(2D)材料；栅极绝缘层，其在第二沟道区上；字线，其在栅极绝缘层上且在字线沟槽内部；以及源极区，其在第一凹陷中并且包括第一导电类型的2D材料。
[0007]根据本专利技术构思的另一方面，一种集成电路装置包括：基板，其包括字线沟槽以及与字线沟槽的内壁的第一侧壁部分相邻的第一凹陷；沟道区，其在字线沟槽的内壁上并且在平行于基板的上表面的第一方向上延伸，该沟道区包括第一导电类型的二维(2D)材料；栅极绝缘层，其在沟道区上；字线，其在栅极绝缘层上且在字线沟槽内部；以及源极区，其在第一凹陷中、包括第一导电类型的2D材料、并且连接到沟道区。
[0008]根据本专利技术构思的另一方面，一种集成电路装置包括：基板，其包括字线沟槽、与字线沟槽的内壁的第一侧壁部分相邻的第一凹陷以及与字线沟槽的第二侧壁部分相邻的第二凹陷，第二侧壁部分与第一侧壁部分相对；沟道区，其在字线沟槽的内壁上并且在平行于基板的上表面的第一方向上延伸，该沟道区包括第一沟道区和第二沟道区，第一沟道区在基板的与字线沟槽的内壁相邻的部分中，第二沟道区在字线沟槽的内壁上并且包括第一导电类型的二维(2D)材料；字线，其在字线沟槽的内壁上并且在第一方向上延伸；源极区，其在第一凹陷中并且包括第一导电类型的二维(2D)材料；位线，其在源极区上并且在平行于基板的上表面并垂直于第一方向的第二方向上延伸；以及漏极区，其在第二凹陷中。
附图说明
[0009]本专利技术构思的一些示例实施例将从以下结合附图进行的详细描述更清楚地理解，在附图中：
[0010]图1是根据示例实施例的集成电路装置的布局图；
[0011]图2是沿着图1的线A
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A'截取的截面图；
[0012]图3是图2的部分CX1的放大图；
[0013]图4A是示意性地示出二维(2D)狄拉克(Dirac)源材料的能级和状态密度DOS的曲线图；
[0014]图4B是示意性地示出2D狄拉克源材料的能级和电子数的曲线图；
[0015]图5是根据示例实施例的集成电路装置的截面图；
[0016]图6是图5的部分CX1的放大图；
[0017]图7是根据示例实施例的集成电路装置的截面图；
[0018]图8是图7的部分CX1的放大图；
[0019]图9是根据示例实施例的集成电路装置的截面图；
[0020]图10是根据示例实施例的集成电路装置的布局图；
[0021]图11是沿着图10的线B
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B'截取的截面图；
[0022]图12是根据示例实施例的集成电路装置的截面图；
[0023]图13至图20是示出根据示例实施例的根据工艺顺序的集成电路装置的制造方法的截面图。
具体实施方式
[0024]以下，将参照附图详细描述本专利技术构思的一些示例实施例。
[0025]尽管在示例实施例的描述中使用了术语“相同”、“相等”或“等同”，但应该理解，可能存在一些不精确性。因此，当一个元件被称为与另一元件相同时，应该理解，在期望的制造或操作公差范围(例如，
±
10％)内元件或值与另一元件相同。
[0026]当在本说明书中结合数值使用术语“约”或“基本上”时，关联的数值旨在围绕所述数值包括制造或操作公差(例如，
±
10％)。此外，当结合几何形状使用词语“约”或“基本上”时，旨在不要求几何形状的精度，但形状的纬度在本公开的范围内。此外，不管数值或形状是否以“约”或“基本上”修饰，将理解，这些值和形状应该被解释为围绕所述数值或形状包括制造或操作公差(例如，
±
10％)。
[0027]当在元件列表之前时诸如
“…
中的至少一个”的表达修饰整个元件列表，而非修饰列表的单个元件。因此，例如，“A、B或C中的至少一个”和“A、B和C中的至少一个”二者意指A、B、C或其任何组合。
[0028]图1是根据示例实施例的集成电路装置100的布局图。图2是沿着图1的线A
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A'截取的截面图，图3是图2的部分CX1的放大图。
[0029]参照图1至图3，隔离沟槽112T可形成在基板110中，并且隔离膜112可形成在隔离沟槽112T中。可在基板110中通过隔离膜112限定多个有源区AC。
[0030]多个有源区AC可各自被设置为相对于第一方向X和第二方向Y在对角方向上具有长轴。多条字线WL可在第一方向X上横跨多个有源区AC延伸并且在第二方向Y上彼此平行。
[0031]多条位线BL可在第二方向Y上在多条字线WL上延伸并且在第一方向X上彼此平行。多条位线BL可通过直接接触件DC连接到多个有源区AC。
[0032]多个漏极区BC可设置在多条位线BL当中的两条相邻位线BL之间。多个漏极区BC可在第一方向X和第二方向Y上成排地排列。多个着陆焊盘154可形成在多个漏极区BC上。多个着陆焊盘154可将多条位线BL上(或上方)的电容器结构CS的下电极162连接到有源区AC。
[0033]基板110可包括硅，例如单晶硅、多晶硅或非晶硅。在其它示例实施例中，基板110可包括选自Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种。在一些示例实施例中，基板110可包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。隔离膜112可包括氧化物膜、氮化物膜或其组合。
[0034]在第一方向X上延伸的多个字线沟槽WLT形成在基板110中。多个字线沟槽WLT中的每一个可具有第一侧壁(或另选地，第一侧壁部分)WLT_1和与第一侧壁(或另选地，第一侧壁部分)WLT_1相对的第二侧壁WLT_2，例如，第一侧壁WLT_1和第二侧壁WLT_2可在面向彼此的同时在第一方向X上延伸。第一侧壁WLT_1可与源极区SR和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路装置，包括：基板，其包括字线沟槽以及与所述字线沟槽的内壁的第一侧壁部分相邻的第一凹陷；所述字线沟槽的内壁上的沟道区，所述沟道区在平行于所述基板的上表面的第一方向上延伸，所述沟道区包括第一沟道区和第二沟道区，所述第一沟道区在所述基板的与所述字线沟槽的内壁相邻的部分中，所述第二沟道区在所述字线沟槽的内壁上并且包括第一导电类型的二维材料；栅极绝缘层，其在所述第二沟道区上；字线，其在所述栅极绝缘层上并且在所述字线沟槽内部；以及源极区，其在所述第一凹陷中并且包括所述第一导电类型的二维材料。2.根据权利要求1所述的集成电路装置，其中，所述二维材料包括狄拉克源材料。3.根据权利要求1所述的集成电路装置，其中，所述二维材料包括Pmmn硼、石墨烯、S
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石墨烯、α
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石墨炔、6,6,12
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石墨炔、14,14,18
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石墨炔、方形碳、硅烯、锗烯、Cu上CO(111)、(VO2)3/(TiO2)5、方形八边形(so)
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MoS2和Pb2(C6H4)3当中的至少一种。4.根据权利要求1所述的集成电路装置，其中，所述第二沟道区适形地位于所述字线沟槽的内壁上、与所述源极区接触、并且包括单层的所述二维材料。5.根据权利要求1所述的集成电路装置，其中所述第一沟道区在平行于所述基板的上表面并垂直于所述第一方向的第二方向上具有第一厚度，并且所述第二沟道区在所述第二方向上具有小于所述第一厚度的第二厚度，所述第一厚度在1nm至20nm的范围内，并且所述第二厚度在至的范围内。6.根据权利要求1所述的集成电路装置，还包括：位线，其位于所述源极区上并且在平行于所述基板的上表面并垂直于所述第一方向的第二方向上延伸；以及漏极区，其在所述基板中的第二凹陷中，所述第二凹陷与所述字线沟槽的内壁的第二侧壁部分相邻，所述第二侧壁部分与所述第一侧壁部分相对。7.根据权利要求6所述的集成电路装置，其中所述第二沟道区在所述字线沟槽的内壁上从所述第一侧壁部分延伸到所述第二侧壁部分，所述第二侧壁部分上的第二沟道区的顶部处于比所述漏极区的底部高的水平高度处，并且所述第二沟道区与所述漏极区接触。8.根据权利要求6所述的集成电路装置，其中所述第二沟道区在所述字线沟槽的内壁上从所述第一侧壁部分延伸到所述第二侧壁部分，所述第二侧壁部分上的第二沟道区的顶部处于比所述漏极区的底部低的水平高度处，并且所述第二沟道区不与所述漏极区接触。
9.根据权利要求6所述的集成电路装置，其中所述第一沟道区包括第二导电类型的硅，并且所述漏极区包括所述第一导电类型的硅。10.根据权利要求6所述的集成电路装置，其中，所述漏极区包括所述第一导电类型的所述二维材料。11.一种集成电路装置，包括：基板，其包括字线沟槽以及与所述字线沟槽的内壁的第一侧壁部分相邻的第一凹陷；沟道区，其位于所述字线沟槽的内壁上并且在平行于所述基板的上表面的第一方向上延伸，所述沟道区包括第一导电类型的二维材料；栅极绝缘层，其在所述沟道区上；字线，其在所述栅极绝缘层上并且在所述字线沟槽内部；以及源极区，其在所述第一凹陷中、...

【专利技术属性】
技术研发人员：金基俊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：