半导体器件制造技术

一种半导体器件，其包括：半导体层；形成于所述半导体层的与接地电位连接的第1导电型的第1区域；形成于所述半导体层的第2导电型的第2区域；形成于所述半导体层上的覆盖所述第1区域和所述第2区域的绝缘膜；内部电路；驱动所述内部电路或者能够从所述内部电路驱动的信号端子；连接所述内部电路与所述信号端子的第1配线；电阻元件，其形成在所述绝缘膜上，且设置在所述第1配线的中途，并且包括隔着所述绝缘膜与所述第2区域相对的第1电阻；和第2配线，其在比所述电阻元件靠近所述信号端子一侧连接于所述第1配线，并且将所述第1配线与所述第2区域连接。区域连接。区域连接。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件


[0001]本专利技术涉及半导体器件。

技术介绍

[0002]作为提供静电击穿(ESD破坏)的问题的文献，例如有专利文献1。
[0003]专利文献1公开有带有静电保护二极管场效应晶体管，其具有第1FET和连接在第1FET的第1栅极与第1源极之间的2端子静电保护电路，2端子静电保护电路包括：第1二极管，其位于当对第1栅极施加了比第1源极的电位低的电压时被反方向偏置的一侧，并且具有比第1FET的第1栅极与第1源极间的反方向耐压低的反方向耐压；第2二极管，其位于当对第1栅极施加了比上述第1源极的电位低的电压时被正方向地偏置的一侧，且与第1二极管反向串联连接；和电阻，其与由第1二极管和第2二极管构成的二极管对串联连接，使用与第1FET相同的沟道层形成。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：日本特开2017
‑
143127号公报。

技术实现思路

[0007]用于解决问题的技术手段
[0008]本专利技术的一个实施方式的半导体器件，其可以包括：半导体层；形成于所述半导体层的与接地电位连接的第1导电型的第1区域；形成于所述半导体层的第2导电型的第2区域；形成于所述半导体层上的覆盖所述第1区域和所述第2区域的绝缘膜；内部电路；驱动所述内部电路或者能够从所述内部电路驱动的信号端子；连接所述内部电路与所述信号端子的第1配线；电阻元件，其形成在所述绝缘膜上，且设置在所述第1配线的中途，并且包括隔着所述绝缘膜与所述第2区域相对的第1电阻；和第2配线，其在比所述电阻元件靠近所述信号端子一侧连接于所述第1配线，并且将所述第1配线与所述第2区域连接。
附图说明
[0009]图1是本专利技术的一个实施方式的半导体器件的示意性平面图。
[0010]图2是表示图1的第1电路的电路图的一例的图。
[0011]图3是图2的电阻元件的示意性的平面图。
[0012]图4是沿着图3的IV
‑
IV线的截面图。
[0013]图5是沿着图3的V
‑
V线的截面图。
[0014]图6是沿着图3的VI
‑
VI线的截面图。
[0015]图7A～图7C是用于说明各电阻的平面形状的变形例的图。
[0016]图8是表示上述电阻元件的变形例的图。
具体实施方式
[0017]<本专利技术的实施方式>
[0018]首先，列举本专利技术的实施方式进行说明。
[0019]本专利技术的一个实施方式的半导体器件，其可以包括：半导体层；形成于所述半导体层的与接地电位连接的第1导电型的第1区域；形成于所述半导体层的第2导电型的第2区域；形成于所述半导体层上的覆盖所述第1区域和所述第2区域的绝缘膜；内部电路；驱动所述内部电路或者能够从所述内部电路驱动的信号端子；连接所述内部电路与所述信号端子的第1配线；电阻元件，其形成在所述绝缘膜上，且设置在所述第1配线的中途，并且包括隔着所述绝缘膜与所述第2区域相对的第1电阻；和第2配线，其在比所述电阻元件靠近所述信号端子一侧连接于所述第1配线，并且将所述第1配线与所述第2区域连接。
[0020]依据该结构，在比电阻元件靠近信号端子侧，第1配线电分支，并且经由第2配线连接于第2区域。由此，当对信号端子施加电压时，能够减小隔着绝缘膜相对的第1电阻与第2区域之间的电位差。换言之，虽然能够预料第1配线和第2配线的配线电阻等导致的电压降引起的一些的误差，但也能够使第1电阻和第2区域的电位大致相同。
[0021]相反，当第1电阻与第1区域(接地电位)相对时，第1电阻与第1区域之间的电位差成为相对于接地电位的第1电阻的电压值。因此，当对信号端子施加比较高的电压时，施加于第1电阻与第1区域之间的绝缘膜的电压变大，绝缘膜被绝缘击穿的可能性变高。
[0022]对此，如果是第1电阻与第2区域(端子电位或者与端子电位大致相同的电位)相对的结构，则相比于第1电阻与第1区域(接地电位)相对的结构，能够减小施加于绝缘膜的电压。其结果是，能够降低绝缘膜的绝缘击穿的可能性，所以能够提高半导体器件的可靠性。
[0023]本专利技术的一个实施方式的半导体器件中，所述第1电阻也可以包括相互串联或者并联地连接的多个第1电阻。
[0024]依据该结构，能够将施加于多个第1电阻整体的电压分散到各第1电阻，所以能够减小各第1电阻中的发热量。其结果是，能够抑制来自第1电阻的温度上升，能够提高半导体器件的可靠性。
[0025]本专利技术的一个实施方式的半导体器件中，所述电阻元件也可以包括第2电阻，所述第2电阻形成在比所述多个第1电阻靠近所述内部电路一侧，且隔着所述绝缘膜与所述第1区域相对。
[0026]依据该结构，多个第1电阻的内部电路侧的端部的电位，由于多个第1电阻导致的电压降而变得比端子电位低，更接近接地电位。在此，将第2区域的电位(端子电位或者与端子电位大致相同的电位)与第1电阻的内部电路侧的端部的电位之间的第1电位差，和该端部的电位与第1区域的电位(接地电位)之间的第2电位差进行比较。在该情况下，如果第2电位差比第1电位差小(第2电位差<第1电位差)，通过在与第1区域相对的位置设置第2电阻，能够更加降低在电阻元件的下游侧(内部电路侧)的绝缘膜的绝缘击穿的可能性。
[0027]本专利技术的一个实施方式的半导体器件，也可以还包括：提供所述接地电位的接地端子；和与所述接地端子连接的接地配线。
[0028]本专利技术的一个实施方式的半导体器件中，也可以所述信号端子包括形成在所述半导体器件的表面的第1焊盘，所述接地端子包括形成在所述半导体器件的表面的第2焊盘。
[0029]本专利技术的一个实施方式的半导体器件，也可以还包括连接于所述第1配线与所述
接地配线之间的保护元件。
[0030]本专利技术的一个实施方式的半导体器件中，也可以所述保护元件包括在比所述第1配线与所述第2配线的连接部靠近所述信号端子一侧，连接于所述第1配线的第1保护元件。
[0031]本专利技术的一个实施方式的半导体器件中，也可以所述保护元件包括在比所述电阻元件靠近所述内部电路一侧，连接于所述第1配线的第2保护元件。
[0032]本专利技术的一个实施方式的半导体器件中，也可以所述电阻元件包括多晶硅电阻。
[0033]本专利技术的一个实施方式的半导体器件中，所述绝缘膜包含氧化膜。
[0034]本专利技术的一个实施方式的半导体器件中，所述第2配线包括在厚度方向上贯通所述绝缘膜而连接到所述第2区域的通孔。
[0035]本专利技术的一个实施方式的半导体器件中，也可以所述半导体层包括所述第1导电型的衬底和形成在所述衬底上的外延层，所述第1区域和所述第2区域形成在所述外延层。
[0036]<本专利技术的实施方式的详细说明>
[0037]接着，参照附图详细说明本专利技术的实施方本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，包括：半导体层；形成于所述半导体层的与接地电位连接的第1导电型的第1区域；形成于所述半导体层的第2导电型的第2区域；形成于所述半导体层上的覆盖所述第1区域和所述第2区域的绝缘膜；内部电路；驱动所述内部电路或者能够从所述内部电路驱动的信号端子；连接所述内部电路与所述信号端子的第1配线；电阻元件，其形成在所述绝缘膜上，且设置在所述第1配线的中途，并且包括隔着所述绝缘膜与所述第2区域相对的第1电阻；和第2配线，其在比所述电阻元件靠近所述信号端子一侧连接于所述第1配线，并且将所述第1配线与所述第2区域连接。2.如权利要求1所述的半导体器件，其特征在于：所述第1电阻包括相互串联或者并联地连接的多个第1电阻。3.如权利要求2所述的半导体器件，其特征在于：所述电阻元件包括第2电阻，所述第2电阻形成在比所述多个第1电阻靠近所述内部电路一侧，且隔着所述绝缘膜与所述第1区域相对。4.如权利要求1～3中任一项所述的半导体器件，其特征在于，还包括：提供所述接地电位的接地端子；和与所述接地端子连接的接地配线。5.如权利要求4所述的半导体器件，其特征在于：所述信号端子...

【专利技术属性】
技术研发人员：幸忠男，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：