形成半导体器件的方法技术

形成半导体器件的方法包括：在半导体区域上形成伪栅极堆叠件，在伪栅极堆叠件的侧壁上形成栅极间隔件，去除伪栅极堆叠件以在栅极间隔件之间形成凹槽，以及在半导体区域上形成氧化硅层。氧化硅层延伸至凹槽中。在氧化硅层上方沉积高k介电层，并且在高k介电层上方沉积硅层。硅层延伸至凹槽中。高k介电层与硅层在相同的真空环境中原位沉积。该方法还包括对硅层和高k介电层执行退火工艺，去除硅层，以及在高k介电层上方形成栅电极。栅电极填充凹槽。栅电极填充凹槽。栅电极填充凹槽。

【技术实现步骤摘要】
形成半导体器件的方法


[0001]本专利技术的实施例涉及形成半导体器件的方法。

技术介绍

[0002]晶体管是集成电路中的基本构建元件。在集成电路的发展中，鳍式场效应晶体管(FinFET)已经用于替代平面晶体管。在FinFET的形成中，形成半导体鳍，并且在半导体鳍上形成伪栅极。伪栅极的形成可以包括沉积诸如多晶硅层的伪层，以及然后将伪层图案化为伪栅极。在伪栅极堆叠件的侧壁上形成栅极间隔件。然后去除伪栅极堆叠件以在栅极间隔件之间形成沟槽。然后在沟槽中形成替换栅极。

技术实现思路

[0003]本专利技术的实施例提供了一种形成半导体器件的方法，包括：在半导体区域上形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上形成栅极间隔件；去除伪栅极堆叠件，以在栅极间隔件之间形成凹槽；在半导体区域上形成氧化硅层，其中，氧化硅层延伸至凹槽中；在氧化硅层上方沉积高k介电层；在高k介电层上方沉积硅层，其中，硅层延伸至凹槽中，并且其中，在相同的真空环境中原位沉积高k介电层与硅层；对硅层和高k介电层执行退火工艺；去除硅层；以及在高k介电层上方形成栅电极，其中，栅电极填充凹槽。
[0004]本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：在突出的半导体鳍上方沉积高k介电层；在高k介电层上方沉积金属层，并且金属层接触高k介电层；在金属层上方沉积硅层，其中，原位沉积金属层和硅层；对硅层、金属层和高k介电层执行退火工艺；以及去除硅层和金属层，以暴露高k介电层。
[0005]本专利技术的又一实施例提供了一种形成半导体器件的方法，包括：形成延伸至半导体区域的第一部分中的源极/漏极区域；在半导体区域的第二部分上形成界面层；在界面层上方沉积高k栅极介电层；在高k栅极介电层上方沉积金属层，并且金属层接触高k栅极介电层；在金属层上方沉积硅层，其中，硅层具有小于1nm的厚度；在硅层位于金属层上方的情况下，执行退火工艺；去除硅层和金属层；以及在高k栅极介电层上方形成栅电极以形成栅极堆叠件。
附图说明
[0006]当结合附图阅读时，从以下详细描述可以最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
[0007]图1至图9、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C和图16示出了根据一些实施例的在鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图和截面图。
[0008]图17示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
[0009]以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本专利技术。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
[0010]另外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
[0011]提供了鳍式场效应晶体管(FinFET)及其形成方法。根据本专利技术的一些实施例，伪栅极堆叠件形成在突出的半导体鳍上。去除伪栅极堆叠件，随后在突出的半导体鳍上形成界面层和高k介电层。然后在高k介电层上原位沉积含金属覆盖层和硅覆盖层。执行退火工艺以改进高k介电层的质量。通过在含金属覆盖层上原位沉积硅覆盖层，避免了氧在含金属覆盖层上的吸附，并且避免了或至少减少了氧向突出的半导体鳍的不利扩散。避免了由于氧扩散和退火工艺带来的界面层的厚度的不利增加。应当理解，虽然作为示例讨论了FinFET，但是实施例也可以应用于其他类型的晶体管，诸如平面晶体管、全环栅(GAA)晶体管等。本文讨论的实施例是为了提供示例以使得能够制备或使用本专利技术的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以作出的修改。贯穿各个视图和说明性实施例，相同的参考数字用于表示相同的元件。虽然可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
[0012]图1至图9、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C和图16示出了根据本专利技术的一些实施例的在具有替换栅极堆叠件的FinFET的形成中的中间阶段的立体图和截面图。相应的过程也示意性地反映在如图17所示的工艺流程200中。
[0013]在图1中，提供了衬底20。衬底20可以是半导体衬底，诸如体半导体衬底、绝缘体上半导体(SOI)衬底等，半导体衬底可以是掺杂(例如，用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(诸如硅晶圆)的部分。通常地，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层提供在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括碳掺杂的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
[0014]进一步参考图1，阱区域22形成在衬底20中。相应的工艺示出为如图17所示的工艺流程200中的工艺202。根据本专利技术的一些实施例，阱区域22是通过将p型杂质(可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本专利技术的其他实施例，阱区域22是通过将n型
杂质(可以是磷、砷、锑等)注入到衬底20中而形成的n型阱区域。所得的阱区域22可以延伸至衬底20的顶面。n型或p型杂质浓度可以等于或小于10
18
cm
‑3，诸如在约10
17
cm
‑3和约10
18
cm
‑3之间的范围内。
[0015]参考图2，隔离区域24形成为从衬底20的顶面延伸至衬底20中。隔离区域24在下文中可选地称为浅沟槽隔离(STI)区域。相应的工艺示出为如图17所示的工艺流程200中的工艺204。相邻的STI区域24之间的衬底20的部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：在半导体区域上形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成栅极间隔件；去除所述伪栅极堆叠件，以在所述栅极间隔件之间形成凹槽；在所述半导体区域上形成氧化硅层，其中，所述氧化硅层延伸至所述凹槽中；在所述氧化硅层上方沉积高k介电层；在所述高k介电层上方沉积硅层，其中，所述硅层延伸至所述凹槽中，并且其中，在相同的真空环境中原位沉积所述高k介电层与所述硅层；对所述硅层和所述高k介电层执行退火工艺；去除所述硅层；以及在所述高k介电层上方形成栅电极，其中，所述栅电极填充所述凹槽。2.根据权利要求1所述的方法，还包括：在所述高k介电层上方沉积含金属覆盖层，其中，所述硅层沉积在所述含金属覆盖层上方，并且其中，在所述相同的真空环境中原位沉积所述高k介电层、所述含金属覆盖层和所述硅层。3.根据权利要求2所述的方法，其中，所述含金属覆盖层包括选自由Al、Cu、Ti、Co、Hf、Cr、Ta、W、V、Mo和它们的组合组成的组中的金属。4.根据权利要求2所述的方法，还包括：在所述退火工艺之后，去除所述含金属覆盖层。5.根据权利要求1所述的方法，还包括：在所述相同的真空环境被破坏之后并且在所述退火工艺之...

【专利技术属性】
技术研发人员：吴俊毅，苏崇毅，林宗达，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：