一种改善高压器件可靠性的工艺方法技术

本发明专利技术提供一种改善高压器件可靠性的工艺方法，提供基底及位于所述基底上的有源区，有源区上覆盖有伪栅极结构；将伪栅极结构依据所述有源区的轮廓形成多个狭槽，其中多个狭槽相互平行，且长度方向沿所述有源区内的沟道方向，该方向与有源区的第一组边界平行；狭槽的顶端不穿通有源区的第二组边界；第一组边界与第二组边界围成有源区的轮廓；在形成狭槽后的伪栅极结构上覆盖介质层以填充所述狭槽，之后对介质层进行顶部平坦化以露出伪栅极结构顶部；去除伪栅极结构，在填充了介质层的狭槽之间形成凹槽；覆盖金属层以填充所述凹槽；对金属层顶部进行平坦化以露出介质层顶部。属层顶部进行平坦化以露出介质层顶部。属层顶部进行平坦化以露出介质层顶部。

【技术实现步骤摘要】
一种改善高压器件可靠性的工艺方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善高压器件可靠性的工艺方法。

技术介绍

[0002]当技术节点进入28nm以下，逻辑器件变得非常小，量子效应等愈发凸现，原有传统多晶硅栅和氧化硅介电层已经无法满足器件高性能的需求，因此引入了high
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K材料和金属栅。传统多晶硅栅工艺中，多晶硅直接作为栅极由接触孔连出，而金属栅工艺中，在填充完金属栅之后，会有一道化学机械研磨(CMP)，除掉多余金属。在CMP工艺中，大块金属栅中间部分会磨得快，边缘部分磨得慢，极易形成凹陷(dishing)，这样对于金属栅的质量造成严重影响。尤其在HV器件中，沟道面积大，金属栅的面积也相应很大，金属栅研磨凹陷的问题的解决至关重要。
[0003]解决金属栅凹陷的方法是在多晶硅上加入多个狭槽，将大块金属栅分割成许多小块，沿器件沟道方向多晶硅被挖断，而断开部分处对下方沟道控制能力会减弱，因此狭槽宽度过大会影响器件性能，而狭槽宽度过小则光刻工艺窗口不够，产生曝不开的风险。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善高压器件可靠性的工艺方法，用于解决现有技术中大面积的金属栅研磨产生凹陷，进而印象器件性能的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种改善高压器件可靠性的工艺方法，至少包括：
[0006]步骤一、提供基底及位于所述基底上的有源区，所述有源区上覆盖有伪栅极结构；
[0007]步骤二、将所述伪栅极结构依据所述有源区的轮廓形成多个狭槽，其中所述多个狭槽相互平行，且长度方向沿所述有源区内的沟道方向，该方向与所述有源区的第一组边界平行；所述狭槽的顶端不穿通所述有源区的第二组边界；所述第一组边界与所述第二组边界围成所述有源区的轮廓；
[0008]步骤三、在形成狭槽后的所述伪栅极结构上覆盖介质层以填充所述狭槽，之后对所述介质层进行顶部平坦化以露出所述伪栅极结构顶部；
[0009]步骤四、去除所述伪栅极结构，在填充了所述介质层的狭槽之间形成凹槽；
[0010]步骤五、覆盖金属层以填充所述凹槽；
[0011]步骤六、对所述金属层顶部进行平坦化以露出所述介质层顶部。
[0012]优选地，步骤一的所述基底内形成有STI区，所述有源区形成有栅氧化层。
[0013]优选地，步骤一中的所述伪栅极结构包括HK介质层、位于所述HK介质层上的多晶硅伪栅极结构以及位于所述多晶硅伪栅极结构上的硬掩膜叠层结构。
[0014]优选地，步骤一中的所述硬掩膜叠层结构自下而上包括SiN层、PEOX层、APF层以及NFD层。
[0015]优选地，步骤二中的所述狭槽的个数为两个，该两个狭槽的中心分别与各自距离最近的所述有源区的第一组边界的边的距离为0.3微米，所述狭槽的顶端与距离其最近的所述有源区的边界的距离为0.3微米，并且所述该两个狭槽的宽度为108nm，该两个狭槽中心的距离小于2微米。
[0016]优选地，步骤二中的所述狭槽的个数大于两个且成对出现，且每两个狭槽为一组，其中与所述有源区的第一组边界距离最近的为第一组狭槽，所述第一组狭槽与各自距离最近的所述有源区的第一组边界的边的距离为0.3微米，所述第一组狭槽的顶端与距离其最近的所述有源区的边界的距离为0.3微米，并且所述第一组狭槽的宽度为108nm，所述第一组狭槽中心的距离A大于3微米；所述距离A之间的区域分布有第二组狭槽，所述第一、第二组狭槽彼此相邻狭槽的中心距离为1微米；若所述第二组狭槽中心的距离B仍大于3微米，则在所述距离B之间的区域分布有第三组狭槽；若所述第三组狭槽中心的距离C仍大于3微米，则在所述距离C的之间区域分布有第四组狭槽，以此类推，直到第N组狭槽中心的距离n小于3微米且大于2微米时，在所述第N组狭槽中心的距离n之间的区域分布有一条狭槽。
[0017]优选地，步骤二中的所述第二组狭槽的顶端与距离其最近的所述有源区的边界的距离为0.3微米，并且所述第二组狭槽的宽度为108nm。
[0018]如上所述，本专利技术的改善高压器件可靠性的工艺方法，具有以下有益效果：本专利技术提出一种伪栅极结构的狭槽排布方法，将狭槽由现有的垂直于器件沟道方向优化为平行于器件沟道方向，减少狭槽宽度对器件性能影响，减少由STI高度引入的器件影响，增大光刻工艺窗口，改善器件可靠性。
附图说明
[0019]图1至图7显示为本专利技术改善高压器件可靠性的工艺方法各阶段的结构示意图；
[0020]图8和图9分别显示为本专利技术的两种不同的狭槽结构俯视图。。
具体实施方式
[0021]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0022]请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0023]本专利技术提供一种改善高压器件可靠性的工艺方法，至少包括：
[0024]步骤一、提供基底及位于所述基底上的有源区，所述有源区上覆盖有伪栅极结构；
[0025]本专利技术进一步地，本实施例的步骤一的所述基底内形成有STI区，所述有源区形成有栅氧化层。本专利技术进一步地，本实施例的步骤一中的所述伪栅极结构包括HK介质层、位于所述HK介质层上的多晶硅伪栅极结构以及位于所述多晶硅伪栅极结构上的硬掩膜叠层结构。
[0026]本专利技术进一步地，本实施例的步骤一中的所述硬掩膜叠层结构自下而上包括SiN层、PEOX层、APF层以及NFD层。
[0027]如图1所示，该步骤一提供基底及位于所述基底上的有源区，所述有源区上先覆盖的伪栅极结构中的HK介质层，之后覆盖多晶硅伪栅极结构(Dummy poly)；所述基底内形成有STI区，所述有源区形成有栅氧化层(GOX)。如图2所示，所述伪栅极结构包括HK介质层01、位于所述HK介质层上的多晶硅伪栅极结构以及位于所述多晶硅伪栅极结构上的硬掩膜叠层结构。所述硬掩膜叠层结构自下而上包括SiN层(SIN)、PEOX层(PEOX)、APF层(APF)以及NFD层(NFD)。
[0028]步骤二、将所述伪栅极结构依据所述有源区的边界形成多个狭槽，其中所述多个狭槽相互平行，且长度方向沿所述有源区内的沟道方向，该方向与所述有源区的第一组边界平行；所述狭槽的顶端不穿通所述有源区的第二组边界；所述第一组边界与所述第二组边界围成所述有源区的轮廓；如图3所示，该步骤二将所述伪栅极结构依据所述有源区的边界形成多个狭槽02，其中所述多个狭槽相互平行，且长度方向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善高压器件可靠性的工艺方法，其特征在于，至少包括：步骤一、提供基底及位于所述基底上的有源区，所述有源区上覆盖有伪栅极结构；步骤二、将所述伪栅极结构依据所述有源区的轮廓形成多个狭槽，其中所述多个狭槽相互平行，且长度方向沿所述有源区内的沟道方向，该方向与所述有源区的第一组边界平行；所述狭槽的顶端不穿通所述有源区的第二组边界；所述第一组边界与所述第二组边界围成所述有源区的轮廓；步骤三、在形成狭槽后的所述伪栅极结构上覆盖介质层以填充所述狭槽，之后对所述介质层进行顶部平坦化以露出所述伪栅极结构顶部；步骤四、去除所述伪栅极结构，在填充了所述介质层的狭槽之间形成凹槽；步骤五、覆盖金属层以填充所述凹槽；步骤六、对所述金属层顶部进行平坦化以露出所述介质层顶部。2.根据权利要求1所述的改善高压器件可靠性的工艺方法，其特征在于：步骤一的所述基底内形成有STI区，所述有源区形成有栅氧化层。3.根据权利要求1所述的改善高压器件可靠性的工艺方法，其特征在于：步骤一中的所述伪栅极结构包括HK介质层、位于所述HK介质层上的多晶硅伪栅极结构以及位于所述多晶硅伪栅极结构上的硬掩膜叠层结构。4.根据权利要求3所述的改善高压器件可靠性的工艺方法，其特征在于：步骤一中的所述硬掩膜叠层结构自下而上包括SiN层、PEOX层、APF层以及NFD层。5.根据权利要求1所述的改善高压器件可靠性的工艺方法，其特征在于：步骤二中的所述...

【专利技术属性】
技术研发人员：詹曜宇，张志刚，王奇伟，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：