本发明专利技术是一种除频电路，用以对Ｎ个输入时钟脉冲信号进行除频操作，以得到Ｎ个输出时钟脉冲信号，Ｎ为大于１的自然数。除频电路包括除频器与触发器（Ｆｌｉｐ－ｆｌｏｐ）。除频器根据Ｎ个输入时钟脉冲信号中的第一输入时钟脉冲信号对起始信号进行取样，以产生Ｎ个输出时钟脉冲信号中的第一输出时钟脉冲信号。起始信号与第一输出时钟脉冲信号的反相信号对应。触发器根据Ｎ个输入时钟脉冲信号中的第二输入时钟脉冲信号对第一输出时钟脉冲信号进行取样，以产生Ｎ个输出时钟脉冲信号中的第二输出时钟脉冲信号。
【技术实现步骤摘要】
本专利技术有关一种除频电路，且特别是有关一种用以根据一组均勻相位差的时钟脉 冲信号除频得到另一组均勻相位差的时钟脉冲信号的除频电路。
技术介绍
以目前的电路应用来说，有时在一些应用上需要多个输入时钟脉冲信号及其除频 时钟脉冲信号来进行电路控制。在现有技术中，是应用多个触发器(Flip-flop)分别响应 于这些输入时钟脉冲信号的正缘(Rising Edge)或负缘(Falling Edge)来对多个参考信 号进行取样，以产生对应至这些输入时钟脉冲信号的除频时钟脉冲信号，其中这些时钟脉 冲信号中任两相邻的时钟脉冲信号的相位差例如等于固定值，这些除频时钟脉冲信号中任 两相邻的时钟脉冲信号的相位差亦例如等于固定值。然而现有技术无法对各参考信号的起始电平进行有效的控制。这样一来，将导致 前述触发器根据输入时钟脉冲信号取样得到的除频时钟脉冲信号的相位发生错误。如此， 如何设计出可有效地避免除频得到的时钟脉冲信号发生相位错误的除频电路为业界不断 致力的方向之。
技术实现思路
本专利技术的目的是提供一种除频电路，其是以多级触发器(Flip-flop)相互串接的 结构来控制各级触发器的输入信号的电平。如此，相较于传统除频电路，本专利技术的除频电路 可避免除频产生的除频时钟脉冲信号具有错误相位及可产生相位准确的除频时钟脉冲信号。根据本专利技术的一方面，提出一种除频电路，用以对N个输入时钟脉冲信号进行除 频操作，以得到N个输出时钟脉冲信号，N为大于1的自然数。除频电路包括除频器与第一 触发器(Flip-flop)。除频器根据N个输入时钟脉冲信号中的第一输入时钟脉冲信号对起 始信号进行取样，以产生N个输出时钟脉冲信号中的第一输出时钟脉冲信号。起始信号与 第一输出时钟脉冲信号的反相信号对应。第一触发器根据N个输入时钟脉冲信号中的第二 输入时钟脉冲信号对第一输出时钟脉冲信号进行取样，以产生N个输出时钟脉冲信号中的 第二输出时钟脉冲信号。附图说明为让本专利技术的上述内容能更明显易懂，下文将配合附图对本专利技术的较佳实施例作 详细说明，其中图1绘示依照本专利技术实施例的除频电路的方块图。图2是图1的除频电路的相关信号时序图。图3绘示依照本专利技术实施例的除频电路的另一方块图。图4是图3的除频电路的相关信号时序图。图5绘示依照本专利技术实施例的除频电路的再一方块图。图6是图5的除频电路的相关信号时序图。图7绘示依照本专利技术实施例的除频电路的再一方块图。图8是图5的除频电路的相关信号时序图。具体实施例方式本实施例的除频电路是通过多级触发器(Flip-flop)的串联来控制各级触发器的输入信号的电平，以避免除频产生的除频时钟脉冲信号的相位发生错误。本实施例的除频电路用以对N个输入时钟脉冲信号进行除频操作，以得到N个输 出时钟脉冲信号，N为大于1的自然数。除频电路包括除频器及触发器。除频器根据N个 输入时钟脉冲信号中的第一输入时钟脉冲信号对起始信号进行取样，以产生N个输出时钟 脉冲信号中的第一输出时钟脉冲信号起始信号与该第一输出时钟脉冲信号的反相信号对 应。触发器根据N个输入时钟脉冲信号中的第二输入时钟脉冲信号对第一输出时钟脉冲信 号进行取样，以产生N个输出时钟脉冲信号中的第二输出时钟脉冲信号。请参照图1及图2，图1绘示依照本专利技术实施例的除频电路的方块图，图2是图1 的除频电路的相关信号时序图。除频电路1用以对N个输入时钟脉冲信号CKl-CKN进行除 频操作，以得到N个输出时钟脉冲信号CK1_D-CKN_D，N为大于1的自然数。举例来说，N等 于3，输入时钟脉冲信号CK1-CK3任两相邻的信号具有相同的相位差(Phase Delay) 2 π /3。 输入时钟脉冲信号CK1-CK3的周期为ΤΡ0。除频电路1包括除频器12、触发器14_1及142。除频器12包括触发器12a，其用 以根据输入时钟脉冲信号CKl对起始信号SI进行取样，以产生输出时钟脉冲信号CK1_D。 起始信号SI与输出时钟脉冲信号CK1_D的反相信号对应。触发器141根据输入时钟脉冲信号CK_3对输出时钟脉冲信号CK1_D进行取样，以 产生输出时钟脉冲信号CK2_D。触发器14_2根据输入时钟脉冲信号CK_2对输出时钟脉冲 信号CK2_D进行取样，以产生输出时钟脉冲信号CK3_D。输出时钟脉冲信号CK1_D-CK3_D的 周期为TP1，其例如等于两倍的周期ΤΡ0。在这个例子中，除频器12除频产生的输出时钟脉冲信号CKlD被作为输入信号提 供至触发器141中。如此，在输入时钟脉冲信号CK3的上升缘(Rising Edge)触发的时点 Tl上，触发器141的输入信号(即是输出时钟脉冲信号CK1_D)受控而具有高信号电平。这 样一来，可使触发器14_1根据输入时钟脉冲信号CK3取样产生的输出时钟脉冲信号CK2_D 具有正确的信号电平及信号相位。相似地，触发器14_1产生的输出时钟脉冲信号CK2_D是被作为输入信号提供至触 发器14_2中。如此，在输入时钟脉冲信号CK2的上升缘触发的时点T2上，触发器14_2的 输入信号(即是输出时钟脉冲信号CK2_D)受控而具有高信号电平。这样一来，触发器14_2 根据输入时钟脉冲信号CK2取样产生的输出时钟脉冲信号CK3_D具有正确的信号电平及信 号相位。举例来说，触发器12a、14_l及14_2具有操作延迟时间。由于输出时钟脉冲信号 CK1_D由触发器12a根据输入时钟脉冲信号CKl取样产生，如此，相对于输入时钟脉冲信号 CKl的上升缘，输出时钟脉冲信号CK1_D的上升缘是延迟此操作延迟时间。相似地，相对于输入时钟脉冲信号CK3的上升缘及输入时钟脉冲信号CK2的上升缘，输出时钟脉冲信号 CK2_D&CK3_D的上升缘是分别延迟此操作延迟时间。换言之，相较于输入时钟脉冲信号 CKUCK3及CK2的上升缘，输出时钟脉冲信号CK1_D、CK2_D及CK_D的上升缘分别延迟相同 的延迟时间。据此，通过除频电路1的除频操作后产生的输出时钟脉冲信号CK1_D、CK2_D 及CK3_D中任两信号之间可维持相同的相位差。举例来说，除频后的输出时钟脉冲信号CK1_D_CK3_D(具有周期TPl)中的输出时 钟脉冲信号CK3_D相较于输出时钟脉冲信号CK2_D具有相位差2 π /3，而输出时钟脉冲信号 CK2_D相较于输出时钟脉冲信号CK1_D具有相位差2 π /3。本实施例的除频电路1还例如包括负载匹配电路16，用以作为平衡负载串接于触发器16之后，使输出时钟脉冲信号CK3_D与输出时钟脉冲信号CK1_D与CK2_D看到相近的 输出负载。举例来说，负载匹配电路16为受控于信号GND的触发器电路。在本实施例中虽仅以除频电路1根据输入时钟脉冲信号CK1-CK3除频产生起始 零相位对应至时点TO的输出时钟脉冲信号CK1_D及其对应的输出时钟脉冲信号CK2_D及 CK3_D的情形为例做说明，然而，本实施例的除频电路1并不局限于此。在其它例子中亦可 调整除频电路的信号配置，以产生起始零相位对应至时点Tl的输出时钟脉冲信号CKl' _D 及其对应的输出时钟脉冲信号CK2_D'及CK3_D'，如图3及图4所示。相似地，亦可调整除频电路的信号配置，以产生起始零相位对应至时点T2的输出 时钟脉冲本文档来自技高网...
【技术保护点】
一种除频电路，用以对Ｎ个输入时钟脉冲信号进行除频操作，以得到Ｎ个输出时钟脉冲信号，Ｎ为大于１的自然数，该除频电路包括：一除频器，根据该Ｎ个输入时钟脉冲信号中的一第一输入时钟脉冲信号对一起始信号进行取样，以产生该Ｎ个输出时钟脉冲信号中的一第一输出时钟脉冲信号，该起始信号与该第一输出时钟脉冲信号的反相信号对应；以及一第一触发器，根据该Ｎ个输入时钟脉冲信号中的一第二输入时钟脉冲信号对该第一输出时钟脉冲信号进行取样，以产生该Ｎ个输出时钟脉冲信号中的一第二输出时钟脉冲信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：萧乔蔚，林仲威，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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