BiCMOS高速低功耗2分频器制造技术

一种ＢｉＣＭＯＳ高速低功耗２分频器，属于集成电路设计及信号处理的技术领域，由第一锁存器Ｌ１和第二锁存器Ｌ２组成，两锁存器是Ｂｉｐｏｌａｒ器件和ＣＭＯＳ器件相结合的电路，两锁存器的Ｂｉｐｏｌａｒ器件，即晶体管的有源负载是ＰＭＯＳ管，锁存器的Ｂｉｐｏｌａｒ器件，即晶体管的恒流源是ＮＭＯＳ管，两锁存器的交叉耦合对是小偏置电流的偏置电路，旨在提高锁存器的工作速度，兼有Ｂｉｐｏｌａｒ器件和ＣＭＯＳ器件的优点：工作频率高、功耗低和制备集成电路时占用的芯片面积小，特别适于作高速低功耗的Ｎ级级联的２↑［Ｎ］分频器。

【技术实现步骤摘要】

本专利技术涉及一种BiCMOS高速低功耗2分频器，属于集成电路设计及信号处理的

技术介绍
近年来，随着射频集成电路技术的发展迅速，日常生活中使用到了许多无线通信产品900MHz GSM移动电话、1GHz以上Intel迅驰TM处理器芯片和2.4GHz蓝牙通信产品等等。这些产品无一例外都要使用锁相环来产生时钟信号。分频器作为锁相环的重要组成部分，其工作速度直接决定了锁相环的应用范围。在信息时代的今天，高速通信是必然的发展趋势。因此，提高分频器的工作速度势在必行。双极型(Bipolar)2分频器工作速度快，可以有效地提高高频开关的性能，但是双极型2分频器功耗较大，占用芯片面积也大，增加了芯片的制造成本。而CMOS器件功耗低，且面积小，便于集成。所以，基于双极型电路与CMOS电路相结合的BiCMOS电路技术的分频器有望兼有工作速度快，功耗低的特点，能够很好地满足现代高速通信系统的要求。分频器有许多种，其中以触发式分频器工作速度最快。典型的触发式分频器的结构框图如图1所示。这种分频器由两个L锁存器级联而成。该分频器可以实现对输入信号的2分频。锁存器是分频器的基本单元。有一种传统的分频器含两个由双极型器件构成的L锁存器，其电路结构如图2所示。这种分频器存在诸多问题，如功耗较大、占用芯片面积较大，芯片的制造成本较高。
技术实现思路
本专利技术的目的是推出一种BiCMOS高速低功耗2分频器。该分频器结合了Bipolar器件和CMOS器件两者的特点，有结构简单、工作速度快、功耗低等优点，而且基于本专利技术分频器结构的芯片，其芯片占用面积少。通过级联N级这种分频器，可实现2N分频功能，N为自然数。本专利技术的技术方案是所述的高速、低功耗BiCMOS2分频器由第一锁存器L1和第二锁存器L2组成，两锁存器是Bipolar器件和CMOS器件相结合的电路，即两锁存器的差分对和交叉耦合对是Bipolar器件，晶体管的有源负载是PMOS管，晶体管的恒流源是NMOS管，两锁存器的交叉耦合对是小偏置电流的偏置电路，旨在提高锁存器的工作速度。现结合附图具体描述本专利技术的技术方案。一种BiCMOS高速低功耗2分频器，由第一锁存器L1和第二锁存器L2组成，第一锁存器L1含D1端、 端、CLK1端、 端、Vbias1端、VCC1端、Qout1端、 端和地线，VCC1端和地线跨接在电压源+端和电压源一端之间，第二锁存器L2含D2端、 端、CLK2端、 端、Vbias2端、VCC2端、Qout2端、 端和地线，VCC2端和地线跨接在电压源+端和电压源一端之间，第一锁存器L1与第二锁存器L2之间的电路连接，第一锁存器L1的D1端、 端、Qout1端、 端、CLK1端和 端分别与第二锁存器L2的 端、Qout2端、D2端、 端、 端和CLK2端连接，第一锁存器L1的Vbias1端和第二锁存器L2的Vbias2端与偏置电压端连接，第一锁存器L1的CLK1端和 端是所述分频器的差分信号输入端，第二锁存器L2的Qout2端和 端是所述分频器的2分频差分信号输出端，其特征在于，第一锁存器L1还含第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶体管Q6，第一MOS管M1和第四MOS管M4是NMOS管，第二MOS管M2和第三MOS管M3是PMOS管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5和第六晶体管Q6是NPN管，第二锁存器L2还含第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第七晶体管Q7、第八晶体管Q8、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11、第十二晶体管Q12，第五MOS管M5和第八MOS管M8是NMOS管，第六MOS管M6和第七MOS管M7为PMOS管，第七晶体管Q7、第八晶体管Q8、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11和第十二晶体管Q12是NPN管，第一锁存器L1的电路连接，第二MOS管M2的源极、第三MOS管M3的源极、第二晶体管Q2的集电极与VCC1端连接，第三MOS管M3的栅极、第三MOS管M3的漏极、第四晶体管Q4的集电极、第六晶体管Q6的集电极、第五晶体管Q5的基极与Qout1端连接，第二MOS管M2的栅极、第二MOS管M2的漏极、第三晶体管Q3的集电极、第五晶体管Q5的集电极、第六晶体管Q6的基极与 端连接，第三晶体管Q3的基极与D1端连接，第四晶体管Q4的基极与 端连接，第三晶体管Q3的发射极和第四晶体管Q4的发射极与第一晶体管Q1的集电极连接，第一晶体管Q1的基极与CLK1端连接，第二晶体管Q2的基极与 端连接，第一晶体管Q1的发射极和第二晶体管Q2的发射极与第一MOS管M1的漏极连接，第一MOS管M1的源极与地线连接，第五晶体管Q5的发射极和第六晶体管Q6的发射极与第四MOS管M4的漏极连接，第一MOS管M1的栅极和第四MOS管M4的栅极与Vbias1端连接，第四MOS管M4的源极与地线连接，第二锁存器L2的电路连接，第六MOS管M6的源极、第七MOS管M7的源极、第八晶体管Q8的集电极与VCC2端连接，第六MOS管M6的栅极、第六MOS管M6的漏极、第九晶体管Q9的集电极、第十一晶体管Q11的集电极、第十二晶体管Q12的基极与Qout2端连接，第七MOS管M7的栅极、第七MOS管M7的漏极、第十晶体管Q10的集电极、第十二晶体管Q12的集电极、第十一晶体管Q11的基极与 端连接，第九晶体管Q9的基极与D2端连接，第十晶体管Q10的基极与 端连接，第九晶体管Q9的发射极和第十晶体管Q10的发射极与第七晶体管Q7的集电极连接，第七晶体管Q7的基极与CLK2端连接，第八晶体管Q8的基极与 端连接，第七晶体管Q7的发射极和第八晶体管Q8的发射极与第五MOS管M5的漏极连接，第五MOS管M5的源极与地线连接，第十一晶体管Q11的发射极和第十二晶体管Q12的发射极与第八MOS管M8的漏极连接，第五MOS管M5的栅极和第八MOS管M8的栅极与Vbias2端连接，第八MOS管M8的源极与地线连接。本专利技术能够通过简单的电路结构实现对差分输入信号的2分频，同时能够通过级联N级这种分频器，可以实现任意2N制分频功能，N为自然数。与传统的2分频器相比，本专利技术的优点在于现以静态偏置电流为300μA和采用0.8μm的BiCMOS工艺制造的BiCMOS的2分频器为例说明之。1、工作速度快本专利技术的2分频器的工作速度是传统的双极型2分频器的一倍，本专利技术结构的2分频器的最高工作速度为2.2GHz，而传统的双极型2分频器的最高工作速度为1GHz。2、功耗低本专利技术的2分频器的低功耗用以下指标表征本专利技术的2分频器的频率功耗比为0.68mW/GHz，而传统双极型2分频器的功耗频率比为1.5mW/GHz。3、芯片占用面积小在制作BiCMOS的2分频器的集成电路时，本专利技术的分频器占用芯片的面积只有传统双极型的2分频器占用芯片的面积的20％～25％。附图说明图1为传统的双极型2分频分频器的结构框图。图2为传统的双极型2分频分频器的电路图。图3为本专利技术的BiCMOS高速低功耗本文档来自技高网...

【技术保护点】
一种ＢｉＣＭＯＳ高速低功耗２分频器，由第一锁存器（Ｌ１）和第二锁存器（Ｌ２）组成，第一锁存器（Ｌ１）含Ｄ↓［１］端、＊端、ＣＬＫ↓［１］端、＊端、Ｖｂｉａｓ↓［１］端、Ｖ↓［ＣＣ１］端、Ｑ↓［ｏｕｔ１］端、＊端和地线，Ｖ↓［ＣＣ１］端和地线跨接在电压源＋端和电压源－端之间，第二锁存器（Ｌ２）含Ｄ↓［２］端、＊端、ＣＬＫ↓［２］端、＊端、Ｖｂｉａｓ↓［２］端、Ｖ↓［ＣＣ２］端、Ｑ↓［ｏｕｔ２］端、＊端和地线，Ｖ↓［ＣＣ２］端和地线跨接在电压源＋端和电压源－端之间，第一锁存器（Ｌ１）与第二锁存器（Ｌ２）之间的电路连接，第一锁存器（Ｌ１）的Ｄ↓［１］端、＊端、Ｑ↓［ｏｕｔ１］端、＊端、ＣＬＫ↓［１］端和＊端分别与第二锁存器（Ｌ２）的＊端、Ｑ↓［ｏｕｔ２］端、Ｄ↓［２］端、＊端、＊端和ＣＬＫ↓［２］端连接，第一锁存器（Ｌ１）的Ｖｂｉａｓ↓［１］端和第二锁存器（Ｌ２）的Ｖｂｉａｓ↓［２］端与偏置电压端连接，第一锁存器（Ｌ１）的ＣＬＫ↓［１］端和＊端是所述分频器的差分信号输入端，第二锁存器（Ｌ２）的Ｑ↓［ｏｕｔ２］端和＊端是所述分频器的２分频差分信号输出端，其特征在于，第一锁存器（Ｌ１）还含第一ＭＯＳ管（Ｍ１）、第二ＭＯＳ管（Ｍ２）、第三ＭＯＳ管（Ｍ３）、第四ＭＯＳ管（Ｍ４）、第一晶体管（Ｑ１）、第二晶体管（Ｑ２）、第三晶体管（Ｑ３）、第四晶体管（Ｑ４）、第五晶体管（Ｑ５）、第六晶体管（Ｑ６），第一ＭＯＳ管（Ｍ１）和第四ＭＯＳ管（Ｍ４）是ＮＭＯＳ管，第二ＭＯＳ管（Ｍ２）和第三ＭＯＳ管（Ｍ３）是ＰＭＯＳ管，第一晶体管（Ｑ１）、第二晶体管（Ｑ２）、第三晶体管（Ｑ３）、第四晶体管（Ｑ４）、第五晶体管（Ｑ５）和第六晶体管（Ｑ６）是ＮＰＮ管，第二锁存器（Ｌ２）还含第五ＭＯＳ管（Ｍ５）、第六ＭＯＳ管（Ｍ６）、第七ＭＯＳ管（Ｍ７）、第八ＭＯＳ管（Ｍ８）、第七晶体管（Ｑ７）、第八晶体管（Ｑ８）、第九晶体管（Ｑ９）、第十晶体管（Ｑ１０）、第十一晶体管（Ｑ１１）、第十二晶体管（Ｑ１２），第五ＭＯＳ管（Ｍ５）和第八ＭＯＳ管（Ｍ８）是ＮＭＯＳ管，第六ＭＯＳ管（Ｍ６）和第七ＭＯＳ管（Ｍ７）为ＰＭＯＳ管，第七晶体管（Ｑ７）、第八晶体管（Ｑ８）、第九晶体管（Ｑ９）、第十晶体管（Ｑ１０）、第十一晶体管（Ｑ１１）和第十二晶体管（Ｑ１２）是ＮＰＮ管，第一锁存器（Ｌ１）的电路连接，第二ＭＯＳ管（Ｍ２）的源极、第三ＭＯＳ管（Ｍ３）的源极、第二晶体管（Ｑ２）的集电...

【技术特征摘要】

【专利技术属性】
技术研发人员：许永生，李勇，钱惠富，赖宗声，
申请(专利权)人：华东师范大学，上海惠丹高科技发展有限公司，
类型：发明
国别省市：31[中国|上海]