半导体存储装置制造方法及图纸

一个实施方式提供能够抑制芯片面积的增加的半导体存储装置。根据实施方式，半导体存储装置包括：第一存储单元阵列(11_1)；第二存储单元阵列(11_2)，配置于第一存储单元阵列的上方；第三存储单元阵列(11_3)，与第一存储单元阵列相邻配置；第四存储单元阵列(11_4)，配置于第三存储单元阵列的上方，且与第二存储单元阵列相邻配置；第一字线(WLa)，连接于第一及第二存储单元阵列；第二字线(WLb)，连接于第三及第四存储单元阵列；第一位线(BLa)，连接于第一及第四存储单元阵列；以及第二位线(BLb)，连接于第二及第三存储单元阵列。接于第二及第三存储单元阵列。接于第二及第三存储单元阵列。

【技术实现步骤摘要】
半导体存储装置
[0001]关联申请
[0002]本申请享受以日本专利申请2021
‑
185721号(申请日：2021年11月15日)为基础申请的优先权。本申请通过参考此基础申请包括基础的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND型闪存。

技术实现思路

[0005]在本专利技术的一个实施方式中，能够提供一种能够抑制芯片面积的增加的半导体存储装置。
[0006]实施方式的半导体存储装置包括：第一存储单元阵列；第二存储单元阵列，配置于第一存储单元阵列的朝向第一方向的上方；第三存储单元阵列，在与第一方向交叉的第二方向上与第一存储单元阵列相邻配置；第四存储单元阵列，配置于第三存储单元阵列的朝向第一方向的上方，且在第二方向上与第二存储单元阵列相邻配置；第一字线，连接于第一存储单元阵列及第二存储单元阵列；第二字线，连接于第三存储单元阵列及第四存储单元阵列；第一位线，连接于第一存储单元阵列及第四存储单元阵列；以及第二位线，连接于第二存储单元阵列及第三存储单元阵列。
附图说明
[0007]图1是表示第一实施方式的半导体存储装置的整体结构的框图。
[0008]图2是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0009]图3是表示第一实施方式的半导体存储装置所具备的电路芯片20以及阵列芯片10_1及10_2的配置的剖视图。
[0010]图4是表示第一实施方式的半导体存储装置所具备的存储单元阵列11_1～11_4及电路芯片20的配置的立体图。
[0011]图5是第一实施方式的半导体存储装置所具备的存储单元阵列11_2的俯视图。
[0012]图6是第一实施方式的半导体存储装置所具备的存储单元阵列11_1的俯视图。
[0013]图7是沿着图5及图6的A1
‑
A2线的剖视图。
[0014]图8是沿着图5及图6的B1
‑
B2线的剖视图。
[0015]图9是沿着图5及图6的C1
‑
C2线的剖视图。
[0016]图10是沿着图5及图6的D1
‑
D2线的剖视图。
[0017]图11是第一实施方式的半导体存储装置所具备的阵列芯片10_2的BL连接部的俯视图。
[0018]图12是沿着图11的E1
‑
E2线的剖视图。
[0019]图13是表示在第一实施方式的半导体存储装置中对阵列单元AUa的单体单元CU进行选择的情况的概念图。
[0020]图14是表示在第一实施方式的半导体存储装置中对阵列单元AUb的单体单元CU进行选择的情况的概念图。
[0021]图15是表示第一实施方式的半导体存储装置中的各存储单元阵列11的1个区块BLK的写入顺序的图。
[0022]图16是表示第二实施方式的半导体存储装置所具备的存储单元阵列11_1～11_4及电路芯片20的配置的立体图。
[0023]图17是第二实施方式的半导体存储装置所具备的存储单元阵列11_2的俯视图。
[0024]图18是第二实施方式的半导体存储装置所具备的存储单元阵列11_1的俯视图。
[0025][附图标记说明][0026]1…
半导体存储装置
[0027]10
…
阵列芯片
[0028]11
…
存储单元阵列
[0029]20
…
电路芯片
[0030]21
…
定序器
[0031]22
…
电压产生电路
[0032]23、23a、23b
…
行解码器
[0033]24、24a、24b
…
读出放大器
[0034]101、105、107、110、112、114、201、202、209
…
绝缘层
[0035]102
‑
104、111、128、128a、128b、132、132a、132b、205、207
…
布线层
[0036]106、108、109、113、113a、113b、115、115a、115b、126、127、130、130a、130b、131、131a、131b、133、133a、133b、204、206、208、210
…
导电体
[0037]120
…
阻挡绝缘膜
[0038]121
…
电荷蓄层叠
[0039]122
…
隧道绝缘膜
[0040]123
…
半导体层
[0041]124
…
芯层
[0042]125
…
盖层
[0043]132a1～132a3
…
布线部分
[0044]200
…
半导体基板
[0045]203
…
栅极电极
具体实施方式
[0046]以下，参考附图对实施方式进行说明。另外，在以下的说明中，对具有大致相同的功能以及结构的结构要素标注相同的附图标记。在不需要重复说明的情况下，有时省略重复说明。另外，以下所示的各实施方式例示了用于将该实施方式的技术思想具体化的装置、方法。实施方式的技术思想并不将结构部件的材质、形状、构造、配置等确定为下述内容。实
施方式的技术思想在不脱离专利技术的主旨的范围内能够施加各种变更。这些实施方式及其变形包括在权利要求书所记载的专利技术及其等同的范围内。
[0047]1.第一实施方式
[0048]对第1实施方式的半导体存储装置进行说明。
[0049]1.1半导体存储装置的整体结构
[0050]首先，参照图1，对半导体存储装置1的整体结构的一例进行说明。图1是表示半导体存储装置1的整体结构的框图。另外，在图1中，通过箭头线表示各结构要素的连接的一部分，但结构要素间的连接并不限定于这些。
[0051]半导体存储装置1例如是三维层叠型NAND型闪存。三维层叠型NAND型闪存包括在半导体基板上三维配置的多个非易失性存储单元晶体管。
[0052]如图1所示，半导体存储装置1包括多个阵列芯片10和电路芯片20。阵列芯片10是设置有非易失性的存储单元晶体管的阵列的芯片。电路芯片20是设置有控制阵列芯片10的电路的芯片。本实施方式的半导体存储装置1是将多个阵列芯片10与电路芯片20贴合而形成的。以下，在不限定阵列芯片10和电路芯片20中的某一个的情况下，简单表述为“芯片”。
[0053]在图1的例子中，半导体存储装置1包括2个阵列芯片10_1及10_2。另外，阵列芯片10的个数也可以为3个以上。以下，在不限定阵列芯片10_1及10_2中的某一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第一存储单元阵列；第二存储单元阵列，配置在所述第一存储单元阵列的朝向第一方向的上方；第三存储单元阵列，在与所述第一方向交叉的第二方向上与所述第一存储单元阵列相邻配置；第四存储单元阵列，配置于所述第三存储单元阵列的朝向所述第一方向的上方，且在所述第二方向上与所述第二存储单元阵列相邻配置；第一字线，与所述第一存储单元阵列及所述第二存储单元阵列连接；第二字线，与所述第三存储单元阵列及所述第四存储单元阵列连接；第一位线，与所述第一存储单元阵列及所述第四存储单元阵列连接；以及第二位线，与所述第二存储单元阵列及所述第三存储单元阵列连接。2.根据权利要求1所述的半导体存储装置，其中，还具备：第一选择栅极线，与所述第一存储单元阵列及所述第二存储单元阵列连接；以及第二选择栅极线，与所述第三存储单元阵列及所述第四存储单元阵列连接。3.根据权利要求2所述的半导体存储装置，其中，所述第一存储单元阵列包括第一半导体，该第一半导体在所述第一方向上延伸，连接有与所述第一字线连接的第一存储单元和与所述第一选择栅极线连接的第一选择晶体管，所述第二存储单元阵列包括第二半导体，该第二半导体在所述第一方向上延伸，连接有与所述第一字线连接的第二存储单元和与所述第一选择栅极线连接的第二选择晶体管，所述第三存储单元阵列包括第三半导体，该第三半导体在所述第一方向上延伸，连接有与所述第二字线连接的第三存储单元和与所述第二选择栅极线连接的第三选择晶体管，所述第四存储单元阵列包括第四半导体，该第四半导体在所述第一方向上延伸，连接有与所述第二字线连接的第四存储单元和与所述第二选择栅极线连接的第四选...

【专利技术属性】
技术研发人员：前岛洋，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：