【技术实现步骤摘要】
一种10T
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SRAM单元、基于该种10T
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SRAM单元的运算电路结构及芯片
[0001]本专利技术涉及静态随机存储器
,更具体的,涉及一种10T
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SRAM单元,基于该种10T
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SRAM单元的运算电路结构,以及基于该种运算电路结构构建的运算芯片。
技术介绍
[0002]SRAM是一种易失性记忆体结构,它已被证明是存内计算(Computing in Memory,CIM)体系中的成熟结构之一。
[0003]一方面,现有的6T
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SRAM单元存在读破坏问题,另一方面,同或运算、异或运算是常用的计算逻辑,但现有的SRAM(例如8T
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SRAM单元)若要进行同或运算、异或运算,要对应设计两种不同的运算电路结构,导致功能单一、复用性差。
技术实现思路
[0004]基于此,有必要针对现有的6T
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SRAM单元存在读破坏问题,以及现有的8T
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SRAM单元功能单一、复用性差的问题,提供一种10T
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SRAM单元、基于该种10T
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SRAM单元的运算电路结构及芯片。
[0005]本专利技术采用以下技术方案实现:
[0006]第一方面,本专利技术提供了一种10T
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SRAM单元,包括8个NMOS管、2个PMOS管。8个NMOS管包括NMOS管N0、N1、N2、N3、N4、N5、N6、N7; ...
【技术保护点】
【技术特征摘要】
1.一种10T
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SRAM单元,包括8个NMOS管、2个PMOS管,8个NMOS管包括NMOS管N0、N1、N2、N3、N4、N5、N6、N7;2个PMOS管包括PMOS管P0、P1,其特征在于,N0的源极与VSS电连接;N1的栅极与N0的漏极电连接,N1的源极与N0的源极电连接,N1的漏极与N0的栅极电连接;N2的漏极与N0的漏极、N1的栅极电连接,N2的栅极与字线WL电连接,N2的源极与位线WBL电连接;N3的漏极与N0的栅极、N1的漏极电连接,N3的栅极与字线WLR电连接,N3的源极与位线WBLB电连接;N4的栅极与N0的漏极、N1的栅极、N2的漏极电连接,N4的漏极与N5的漏极电连接,N4的源极与位线HL电连接;N5的栅极与字线RWLL电连接,N5的源极与位线RBL电连接;N6的栅极与N1的漏极、N3的漏极、N0的栅极电连接,N6的源极位线HL电连接;N7的漏极与N6的漏极电连接,N7的源极与位线RBLB电连接,N7的栅极与字线RWLR电连接;P0的漏极与N0的漏极、N2的漏极、N1的栅极、N4的栅极电连接,P0的栅极与N1的漏极、N3的漏极、N0的栅极、N6的栅极电连接,P0的源极与VDD电连接;P1的漏极与N1的漏极、N3的漏极、N0的栅极、N6的栅极电连接,P1的栅极与N0的漏极、N2的漏极、N1的栅极、N4的栅极电连接,P1的源极与VDD电连接;其中,N4、N5和N6、N7构成读写分离的两个通道;字线RWLL、RWLR为两根独立的字线;所述10T
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SRAM单元用于构成运算电路结构,通过改变字线RWLL、RWLR上施加的信号,配置运算电路结构进行同一列数据的同或累加/两行数据之间的逐位异或累加。2.根据权利要求1所述的10T
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SRAM单元,其特征在于,所述10T
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SRAM单元的位线RBL、RBLB与灵敏放大器SA连接,用于通过放大位线RBL、RBLB上的电平信号读取数据。3.根据权利要求2所述的10T
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SRAM单元,其特征在于,所述10T
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SRAM单元在执行保持操作时,字线WL保持低电平,P0、N0、P1、N1构成的锁存结构锁存住存储节点Q、QB的数据;所述10T
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SRAM单元在执行写操作时,字线WL拉高为高电平,将需要写入的数据加载到位线WBL、WBLB上,P0、N0、P1、N1构成的锁存结构的被打破,数据写入存储节点Q、QB内;所述10T
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SRAM单元在执行读操作时,位线RBL、RBLB预充至高电平,字线RWLL、RWLR被拉为高电平;经过灵敏放大器SA读取数据结果。4.根据权利要求3所述的10T
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SRAM单元,其特征在于,所述10T
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SRAM单元在执行写操作时,若在写操作前存储节点Q为高电平、QB为低电平,即存储数据为“1”;在写入数据“0”时,字线WL被拉为高电平,同时将需要写入的数据“0”加载到位线WBL、WBLB上,使位线WBL为低电平、位线WBLB为高电平,位线WBL通过N2下拉存储节点Q,位线WBLB通过N3上拉存储节点QB,P0、N0、P1和N1构成的锁存结构被打破,数据“0”写入存储节点Q、QB内;若在写操作前存储节点Q为低电平、QB为高电平,即存储数据为“0”;在写入数据“1”时,字线WL被拉为高电平,同时将需要写入的数据“1”加载到位线WBL、WBLB上,使位线WBL为高
电平、位线WBLB为低电平;位线WBL通过N2上拉存储节点Q,位线WBLB通过N3下拉存储节点QB,P0、N0、P1和N1构成的锁存结构被打破,数据“1”写入存储节点Q、QB内。5.根据权利要求3所述的10T
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SRAM单元,其特征在于,所述10T
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SRAM单元在执行读操作时,若在读操作前存储节点Q为高电平、QB为低电平,即存储数据为“1”;在读操作开始时,位线RBL、RBLB预充至高电平,字线RWLL、RWLR被拉为高电平,N5、N7导通,位线HL接地,受到存储节点Q、QB电平的影响,N4被开启、N6保持闭合;位线RBLB仍保持高电平,位线RBL的电平由N4、N5形成的通路放电被拉低;经过灵敏放大器SA放大后,读出结果为“1”;若在读操作前存储节点Q为低电平、QB为高电平,即存储数据为“0”;在读操作开始时,位线RBL、...
【专利技术属性】
技术研发人员:李鑫,王玲,施琦,戴成虎,彭春雨,蔺智挺,吴秀龙,
申请(专利权)人:安徽大学,
类型:发明
国别省市:
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