半导体器件制造技术

一种半导体器件包括被布置在芯片上的输入/输出单元、IO电源单元、核心电源单元和核心逻辑电路，并且核心电源单元包括ESD保护电路。输入/输出单元包括电平移位器电路，并且电平移位器电路被布置在输入/输出单元中。核心逻辑电路被布置在输入/输出单元的外部。核心电源单元未被布置在与输入/输出单元相同的行中，而是被布置在于第一区域与第二区域之间设置的第三区域中，在第一区域中布置输入/输出单元和IO电源单元，在第二区域中布置核心逻辑电路。电路。电路。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]于2021年10月29日提交的日本专利申请No.2021
‑
178382的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。


[0003]本公开涉及一种半导体器件，并且提供一种有效地应用于具有ESD(静电放电)保护电路的半导体器件的技术。

技术介绍

[0004]如在日本未审专利申请公开No.2020
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161721(专利文件1)中所述，已知一种半导体器件，其中从半导体器件的外部输入到输入/输出焊盘电极的信号经由包括ESD保护元件(也称为ESD保护电路)和输入逻辑电路输入/输出单元以及电平移位电路的被循序地传送到内部电路。此外，如在国际专利公开No.2016/203648(专利文件2)中所述，已知一种半导体器件，其中输入/输出单元和电源单元被布置在沿半导体芯片的外围端而设置的IO区域中，并且内部电路被设置在由半导体芯片的IO区域围绕的中心区域中。
[0005]下面列出了所公开的技术。
[0006][专利文件1]日本未审专利申请公开No.2020
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161721
[0007][专利文件2]国际专利公开No.2016/203648

技术实现思路

[0008]当通过向半导体器件施加ESD浪涌来执行测试时，在某些情况下，电平移位器电路可能在ESD保护电路之前被破坏。
[0009]本公开的目的是提供一种技术，该技术能够确保所期望的ESD电阻，而不会在ESD保护电路之前破坏诸如电平移位器电路的内部电路。
[0010]根据本说明书的描述和附图，其它目的和新颖特征将是明显的。
[0011]下面将简要描述本公开中的代表性实施例的概要。
[0012]根据本公开的实施例，半导体器件包括被布置在芯片上的输入/输出单元、IO电源单元，核心电源单元和核心逻辑电路，并且核心电源单元包括ESD保护电路。输入/输出单元包括电平移位器电路，并且电平移位器电路被布置在输入/输出单元中。核心逻辑电路被布置在输入/输出单元的外部。核心电源单元未被布置在与输入/输出单元相同的行中，而是被布置在第三区域中，该第三区域被设置在第一区域与第二区域之间，输入/输出单元和IO电源单元被布置在第一区域中，核心逻辑电路被布置在第二区域中。
[0013]利用根据上述实施例的半导体器件，可以确保所期望的ESD电阻，而不会在ESD保护电路之前破坏诸如电平移位器电路的内部电路。
附图说明
[0014]图1是根据比较示例的半导体器件的示意性框图。
[0015]图2是图1所示的半导体器件的示意性布局图。
[0016]图3是根据一个示例的半导体器件的示意性框图。
[0017]图4是图3所示的半导体器件的示意性布局图。
[0018]图5是其中形成有图3中的半导体器件的半导体芯片的示意性平面图。
具体实施方式
[0019]在下文中，将参考附图描述实施例和示例。然而，在以下描述中，相同的组件由相同的附图标记表示，并且在一些情况下将省略其重复描述。注意，为了使描述更清楚，附图与实际方面相比可以示意性地示出，但是它们仅仅是示例，并不限制对本专利技术的解释。
[0020](实施例)
[0021]在描述根据本公开的实施例和示例之前，将参考图1和图2描述根据本公开所研究的技术(以下称为比较示例)的半导体器件，以便容易理解本公开。图1是根据比较示例的半导体器件的示意性框图。图2是图1所示的半导体器件的示意性布局图。
[0022]半导体器件10S包括在由单晶硅等制成的矩形半导体芯片的外围部分中的输入/输出单元(IOC)11、第一电源单元(IO电源单元IOPC)12(IO电源单元12A、IO电源单元12B)、以及第二电源单元(核心电源单元CPC)13(核心电源单元13A、核心电源单元13B)。其中布置有输入/输出单元11以及电源单元12和13的区域被称为IO区域。IO区域在平面图中沿着半导体芯片的芯片端的四边提供。半导体器件10S还包括作为核心逻辑电路(CORE
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LOG)的内部电路14。其中布置有内部电路14的核心逻辑区域是半导体芯片的中心部分，并且是由IO区域围绕的区域。
[0023]输入/输出单元11是被连接到一个输入/输出焊盘的输入/输出电路的形成区域。电源单元12和13中的每一者是ESD保护电路(CESD，ESD)的形成区域，该ESD保护电路保护半导体器件免受ESD(静电放电)和噪声的影响、以及用于将电源电位(VDDIO，VDD)或接地电位(VSSIO，VSS)提供到芯片中的布线。由于需要均匀地减小电源阻抗，电源单元12和13被布置为针对多个输入/输出单元11中的每个输入/输出单元而分布，并且被相邻地布置在输入/输出单元11与输入/输出单元11之间。
[0024]电源电位(VDDIO，VDD)包括输入/输出单元11的第一电源电位VDDIO和内部电路14的第二电源电位VDD。类似地，接地电位(VSSIO，VSS)包括输入/输出单元11的第一接地电位VSSIO和内部电路14的第二接地电位VSS。第一电源电位VDDIO可以被呈现为比第二电源电位VDD大的电位(VDDIO>VDD)。第一电源电位VDDIO、第一接地电位VSSIO、第二电源电位VDD和第二接地电位VSS经由电源布线被提供给输入/输出单元11。第二电源电位VDD和第二接地电位VSS经由电源布线被提供给内部电路14。
[0025]IO电源单元12A包括ESD保护电路(ESD)和桥电路15，并且将第一电源电位VDDIO提供给电源布线。IO电源单元12B包括ESD保护电路(ESD)和桥电路15，并且将第一接地电位VSSIO提供给电源布线(也称为接地布线)。
[0026]核心电源单元13A包括ESD保护电路(CESD)和桥电路15，并且将第二电源电位VDD提供给电源布线。核心电源单元13B包括ESD保护电路(CESD)和桥电路15，并且将第二接地
电位VSS提供给电源布线(也称为接地布线)。
[0027]ESD保护电路(ESD)被连接在向其提供第一电源电位VDDIO的电源布线与向其提供第一接地电位VSSIO的电源布线之间。ESD保护电路(CESD)被连接在向其提供第二电源电位VDD的电源布线与向其提供第二接地电位VSS的电源布线之间。
[0028]桥电路15被连接在向其提供第一接地电位VSSIO的电源布线与向其提供第二接地电位VSS的电源布线之间，并且包括双向二极管对，该双向二极管对将向其提供第一接地电位VSSIO的电源布线和向其提供第二接地电位VSS的电源布线连接。一个二极管的阳极被连接到向其提供第一接地电位VSSIO的电源布线，而其阴极被连接到向其提供第二接地电位VSS的电源布线。另一个二极管的阳极被连接到向其提供第二接地电位VSS的电源布线，而其阴极被连接到向其提供第一接地电位VSSIO的电源布线。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，在所述半导体器件中输入/输出单元、IO电源单元、核心电源单元以及核心逻辑电路被布置在芯片上，其中所述核心电源单元包括ESD保护电路，其中所述输入/输出单元包括电平移位器电路，并且所述电平移位器电路被布置在所述输入/输出单元中，其中所述核心逻辑电路被布置在所述输入/输出单元的外部，并且其中所述核心电源单元未被布置在与所述输入/输出单元相同的行中，而是被布置在于第一区域与第二区域之间设置的第三区域中，所述输入/输出单元和所述IO电源单元被布置在...

【专利技术属性】
技术研发人员：森下泰之，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：