基于LDMOS的静电防护半导体器件制造技术

本发明专利技术提供一种基于LDMOS的静电防护半导体器件，包括：衬底、漂移区、漏掺杂区、第一沟槽隔离结构、第二沟槽隔离结构、环形阱区、第一环形隔离结构、环形源掺杂区、环形体端掺杂区和环形栅极。本申请通过将器件左侧设计成第一LDMOS、右侧设计成第二LDMOS，使器件具有从阳极到阴极的两条静电电流泄放路径，并使第一沟槽隔离结构的深度小于第二沟槽隔离结构，利用具有低击穿电压的第一LDMOS被击穿后的电流钳位控制具有高击穿电压的第二LDMOS的栅压，开启第二LDMOS，以通过沟道快速泄放ESD电流，提高器件整体ESD防护能力，避免了超快静电脉冲下器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。器件性能的稳定性。器件性能的稳定性。

【技术实现步骤摘要】
基于LDMOS的静电防护半导体器件


[0001]本申请涉及半导体制造
，具体涉及一种基于LDMOS的静电防护半导体器件。

技术介绍

[0002]ESD(electro static discharge，简称静电释放)失效是电子工业在可靠性方面面临的一个最普遍问题，据统计高达35％的集成电路失效是ESD导致的，每年给电子业造成的损失以数十亿美元计，目前常用的办法是将精心设计的保护结构通过工艺集成在电子电路中，保护集成电路免受静电力的冲击。
[0003]在过去的几十年里人们不懈努力开发了多种ESD保护结构，例如二极管、栅极接地的MOS管、可控硅整流器(SCR：Silicon Controlled Rectifier)及横向双扩散MOS器件(LDMOS：Lateral Double Diffused MOSFET)等，其中，LDMOS器件由于能承受更高的击穿电压而被广泛选用对高压通道进行ESD保护。
[0004]传统的ESD LDMOS器件中，为了提高LDMOS的ESD能力，现有的方法是通过增大传统的ESD LDMOS的沟道长度，随着沟道长度越长，沟道电阻越大，从而能承受的电压也越大。但是增大沟道长度会造成ESD LDMOS器件的尺寸增大，从而增加了集成电路成本，因此，如何获得器件面积小，ESD能力强的器件是急需解决的半导体技术问题。

技术实现思路

[0005]本申请提供了一种基于LDMOS的静电防护半导体器件，可以解决传统的ESD LDMOS器件占用芯片面积较多、耐压能力不足等问题中的至少一个问题。
[0006]一方面，本申请实施例提供了一种基于LDMOS的静电防护半导体器件，包括：
[0007]衬底；
[0008]漂移区，所述漂移区位于所述衬底中且靠近所述衬底的表面；
[0009]漏掺杂区，所述漏掺杂区位于所述漂移区中；
[0010]第一沟槽隔离结构，所述第一沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区一侧；
[0011]第二沟槽隔离结构，所述第二沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区另一侧；
[0012]环形阱区，所述环形阱区位于所述衬底中并且环绕所述漂移区设置；
[0013]第一环形隔离结构，所述第一环形隔离结构位于所述环形阱区中；
[0014]环形源掺杂区，所述环形源掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构内侧；
[0015]环形体端掺杂区，所述环形体端掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构外侧；以及，
[0016]环形栅极，所述环形栅极位于所述漂移区和所述环形阱区之间的所述衬底上；
[0017]其中，
[0018]所述第一沟槽隔离结构的深度小于所述第二沟槽隔离结构的深度；
[0019]以所述漏掺杂区为中心，从所述漏掺杂区的中心往左侧区域的半导体结构构成第一LDMOS，从所述漏掺杂区的中心往右侧区域的半导体结构构成第二LDMOS；
[0020]所述漏掺杂区接外部电源的阳极，所述第一LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极，所述第二LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极。
[0021]可选的，在所述基于LDMOS的静电防护半导体器件中，所述第一沟槽隔离结构的深度比所述第二沟槽隔离结构的深度至少小
[0022]可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：第二环形隔离结构，所述第二环形隔离结构位于所述衬底中并且环绕所述环形阱区设置。
[0023]可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：环形深沟槽隔离结构，所述环形深沟槽隔离结构位于所述衬底中并且贯穿所述第二环形隔离结构。
[0024]可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：一电阻，所述电阻串接在外部电源的阴极与所述第一LDMOS中的所述环形源掺杂区之间。
[0025]可选的，在所述基于LDMOS的静电防护半导体器件中，所述第一沟槽隔离结构的深度为
[0026]可选的，在所述基于LDMOS的静电防护半导体器件中，所述第二沟槽隔离结构的深度为
[0027]可选的，在所述基于LDMOS的静电防护半导体器件中，所述漂移区、所述漏掺杂区、所述第一沟槽隔离结构和所述第二沟槽隔离结构均呈条形。
[0028]可选的，在所述基于LDMOS的静电防护半导体器件中，所述衬底、所述环形阱区和所述环形体端掺杂区中掺杂离子的导电类型相同。
[0029]可选的，在所述基于LDMOS的静电防护半导体器件中，所述漂移区、所述环形源掺杂区和所述漏掺杂区中掺杂离子的导电类型相同。
[0030]本申请技术方案，至少包括如下优点：
[0031]本申请通过将漏掺杂区左侧区域构成第一LDMOS、右侧区域构成第二LDMOS，并将第一沟槽隔离结构的深度设计地明显小于第二沟槽隔离结构的深度，采用共用漏掺杂区的两个LDMOS，利用沟槽隔离结构(STI)深度的差异形成两个击穿电压不同的LDMOS(具有较低击穿电压的第一LDMOS和具有较高击穿电压的第二LDMOS)，使该静电防护半导体器件具有从阳极到阴极的两条静电电流泄放路径，利用具有较低击穿电压的第一LDMOS被击穿后的电流钳位控制具有较高击穿电压的第二LDMOS的栅压，从而开启第二LDMOS，以通过沟道快速泄放ESD电流，由此可有效提高半导体器件的整体ESD防护能力，避免了超快静电脉冲下半导体器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。此外，本申请不需要向传统ESD器件那样增大沟道长度，本申请提出的静电防护半导体器件实现了在较小的
芯片面积下得到较大ESD电流能力。
[0032]进一步的，本申请提供的静电防护半导体器件兼容现有的BCD工艺平台，不需要额外增加Mask(光罩)，变相地提高了生产效率，节约了制造成本。
附图说明
[0033]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1是本专利技术实施例的基于LDMOS的静电防护半导体器件的剖视图；
[0035]其中，附图标记说明如下：
[0036]10
‑
衬底，11
‑
漂移区，12
‑
第一沟槽隔离结构，13
‑
第二沟槽隔离结构，14
‑
漏掺杂区，15
‑
环形阱区，16
‑
环形源掺杂区，17
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【技术保护点】

【技术特征摘要】
1.一种基于LDMOS的静电防护半导体器件，其特征在于，包括：衬底；漂移区，所述漂移区位于所述衬底中且靠近所述衬底的表面；漏掺杂区，所述漏掺杂区位于所述漂移区中；第一沟槽隔离结构，所述第一沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区一侧；第二沟槽隔离结构，所述第二沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区另一侧；环形阱区，所述环形阱区位于所述衬底中并且环绕所述漂移区设置；第一环形隔离结构，所述第一环形隔离结构位于所述环形阱区中；环形源掺杂区，所述环形源掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构内侧；环形体端掺杂区，所述环形体端掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构外侧；以及，环形栅极，所述环形栅极位于所述漂移区和所述环形阱区之间的所述衬底上；其中，所述第一沟槽隔离结构的深度小于所述第二沟槽隔离结构的深度；以所述漏掺杂区为中心，从所述漏掺杂区的中心往左侧区域的半导体结构构成第一LDMOS，从所述漏掺杂区的中心往右侧区域的半导体结构构成第二LDMOS；所述漏掺杂区接外部电源的阳极，所述第一LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极，所述第二LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极。2.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述第一沟槽隔离结构的深度比所述第二沟槽隔离结构的深度至少小3.根据权...

【专利技术属性】
技术研发人员：李奎，陈天，肖莉，王黎，陈华伦，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：