非易失性存储器设备制造技术

一种非易失性存储器设备包括：存储器单元阵列，包括三个或更多个平面；第一时钟发生器，生成具有第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；多个时钟转换控制器，输出第一时钟信号和第二时钟信号之一作为参考时钟信号；包括多个位线截断发生器的控制逻辑，所述多个位线截断发生器基于参考时钟信号输出多个位线截断信号；以及多个页缓冲器，根据位线截断信号连接平面的位线和数据锁存节点。连接平面的位线和数据锁存节点。连接平面的位线和数据锁存节点。

【技术实现步骤摘要】
非易失性存储器设备
[0001]相关申请的交叉引用
[0002]本申请要求2021年11月2日在韩国知识产权局提交的第10
‑
2021
‑
0148406号韩国专利申请的优先权，该韩国专利申请的内容通过引用整体合并于此。


[0003]本公开涉及非易失性存储器设备。

技术介绍

[0004]非易失性存储器设备是在供给其的电力被切断时不丢失其数据的存储器设备。非易失性存储器设备的示例包括只读存储器(ROM)设备、可编程ROM(PROM)设备、可擦除PROM(EPROM)设备、电EPROM(EEPROM)设备、闪速存储器设备、参数随机存取存储器(PRAM)设备、磁阻随机存取存储器(MRAM)设备、电阻式随机存取存储器(RRAM)设备和铁电随机存取存储器(FRAM)设备。闪速存储器设备可以分为NOR型或NAND型。
[0005]非易失性存储器设备的操作特性可以取决于温度而变化，结果，可能发生错误。

技术实现思路

[0006]本公开的方面提供了具有提高的产品可靠性的非易失性存储器设备。
[0007]然而，本公开的方面不限于在此阐述的那些方面。通过参照下面给出的本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加明显。
[0008]根据本公开的一方面，提供了非易失性存储器设备，其包括：存储器单元阵列，包括三个或更多个平面；第一时钟发生器，生成具有第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；多个时钟转换控制器，输出第一时钟信号和第二时钟信号之一作为参考时钟信号；包括多个位线截断发生器的控制逻辑，所述多个位线截断发生器基于参考时钟信号输出多个位线截断信号；以及多个页缓冲器，根据位线截断信号连接平面的位线和数据锁存节点。
[0009]根据本公开的前述和其他实施例，提供了非易失性存储器设备，其包括：存储器单元阵列，包括第一平面和第二平面；第一时钟发生器，生成具有固定的第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；第一位线截断信号发生器，基于第一时钟信号和第二时钟信号输出第一位线截断信号；第二位线截断信号发生器，基于第一时钟信号和第二时钟信号输出第二位线截断信号；第一页缓冲器，根据第一位线截断信号连接第一平面的第一位线和第一数据锁存节点；以及第二页缓冲器，根据第二位线截断信号连接第二平面的第二位线和第二数据锁存节点。随着温度升高，第一周期和第二周期之间的差异减小。
[0010]根据本公开的前述和其他实施例，提供了非易失性存储器设备，其包括：存储器单元阵列，包括三个或更多个平面；第一时钟发生器，生成具有第一周期的第一时钟信号；第
二时钟发生器，生成具有变化的第二周期的第二时钟信号；多个时钟转换控制器，在第一时段和第三时段期间输出第一时钟信号作为参考时钟信号，在第二时段期间输出第二时钟信号作为参考时钟信号，并且在第一转换时段和第二转换时段期间输出具有第一逻辑电平的信号作为参考时钟信号；控制逻辑，基于由时钟转换控制器输出的参考时钟信号来输出多个页缓冲器控制信号；以及多个页缓冲器，根据页缓冲器控制信号来操作。第一时段、第一转换时段、第二时段、第二转换时段和第三时段是依次连续的。
[0011]应注意，本公开的效果不限于以上描述的那些效果，本公开的其他效果将从以下描述明显。
附图说明
[0012]通过参照附图详细描述本公开的示例性实施例，本公开的以上及其他方面和特征将变得明显，附图中：
[0013]图1是根据本公开的一些实施例的存储器系统的框图；
[0014]图2是根据本公开的一些实施例的非易失性存储器设备的框图；
[0015]图3示出了可应用于根据本公开的一些实施例的非易失性存储器设备的三维(3D)V
‑
NAND结构；
[0016]图4是根据本公开的一些实施例的非易失性存储器设备的框图；
[0017]图5是根据本公开的一些实施例的非易失性存储器设备的框图；
[0018]图6是用于说明图5的第一时钟发生器和第二时钟发生器的图；
[0019]图7示出了包括在图2的页缓冲器单元中的页缓冲器；
[0020]图8是用于说明图7的页缓冲器中的数据锁存节点的操作的定时图；
[0021]图9是示出根据本公开的一些实施例的非易失性存储器设备的操作的流程图；
[0022]图10、图11A和图11B是示出图9的非易失性存储器设备的操作的定时图；
[0023]图12是示出根据本公开的一些实施例的非易失性存储器设备的操作的流程图；
[0024]图13是示出图12的非易失性存储器设备的操作的定时图；
[0025]图14是用于说明图5的第一时钟发生器和第二时钟发生器的图；
[0026]图15是根据本公开的一些实施例的非易失性存储器设备的框图；
[0027]图16是图5的时钟转换控制器的电路图；以及
[0028]图17是根据本公开的一些实施例的非易失性存储器设备的截面图。
具体实施方式
[0029]图1是根据本公开的一些实施例的存储器系统的框图。
[0030]参照图1，存储器系统可以包括非易失性存储器设备100和存储器控制器200。
[0031]非易失性存储器设备100可以包括第一引脚P11至第八引脚P18、存储器接口电路110、控制逻辑120和存储器单元阵列130。
[0032]存储器接口电路110可以通过第一引脚P11从存储器控制器200接收芯片使能信号nCE。响应于芯片使能信号nCE，存储器接口电路110可以通过第二引脚P12至第八引脚P18向存储器控制器200发送信号或从存储器控制器200接收信号。例如，在芯片使能信号nCE处于使能状态(例如，低电平状态)的情况下，存储器接口电路110可以通过第二引脚P12至第八
引脚P18向存储器控制器200发送信号或从存储器控制器200接收信号。
[0033]存储器接口电路110可以通过第二引脚P12至第四引脚P14从存储器控制器200接收命令锁存使能信号CLE、地址锁存使能信号ALE和写使能信号nWE。存储器接口电路110可以通过第七引脚P17从存储器控制器400接收数据信号DQ/向存储器控制器400发送数据信号DQ。可以经由数据信号DQ来发送命令CMD、地址ADDR和数据DATA。例如，数据信号DQ可以通过多条信号线传输。在该示例中，第七引脚P17可以包括与多个数据信号DQ对应的多个引脚。
[0034]基于写使能信号nWE的切换定时，存储器接口电路110可以从在命令锁存使能信号CLE的使能时段(例如，高电平状态)期间接收的数据信号获取命令CMD。基于写使能信号nWE的切换定时，存储器接口电路110可以从在地址锁存使能信号ALE的使能时段(例如，高电平状态)期间接收的数据信号DQ获取地址ADDR。
[0035]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器设备，包括：存储器单元阵列，包括三个或更多个平面；第一时钟发生器，生成具有第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；多个时钟转换控制器，输出第一时钟信号和第二时钟信号之一作为参考时钟信号；包括多个位线截断发生器的控制逻辑，所述多个位线截断发生器基于参考时钟信号输出多个位线截断信号；以及多个页缓冲器，根据位线截断信号连接平面的位线和数据锁存节点。2.根据权利要求1所述的非易失性存储器设备，其中由第二时钟发生器生成第二时钟信号，第二时钟信号具有针对更高温度的更短的第二周期。3.根据权利要求1所述的非易失性存储器设备，其中由第二时钟发生器生成的第二时钟信号具有第二周期，第二周期进一步随着非易失性存储器设备的编程/擦除循环而变化。4.根据权利要求3所述的非易失性存储器设备，其中由第二时钟发生器生成第二时钟信号，第二时钟信号具有针对非易失性存储器设备的更长编程/擦除循环的更长的第二周期。5.根据权利要求1所述的非易失性存储器设备，其中：控制逻辑生成多个位线设立信号，页缓冲器根据它们相应的位线设立信号向它们相应的平面的位线供应预充电电压，所述多个时钟转换控制器中的一个在第一转换时间之前输出第一时钟信号作为参考时钟信号，并且在第一转换时间之后输出第二时钟信号作为参考时钟信号，以及第一转换时间被包括在位线设立信号被激活的时段中。6.根据权利要求5所述的非易失性存储器设备，其中：所述多个时钟转换控制器中的一个在第二转换时间之后输出第一时钟信号作为参考时钟信号，第二转换时间在第一转换时间之后，以及第二转换时间被包括在位线设立信号未被激活的时段中。7.根据权利要求1所述的非易失性存储器设备，其中：控制逻辑生成多个位线设立信号，页缓冲器根据它们相应的位线设立信号向它们相应的平面的位线供应预充电电压，所述多个时钟转换控制器中的一个在第一转换时间之前输出第一时钟信号作为参考时钟信号，并且在第一转换时间之后输出第二时钟信号作为参考时钟信号，以及第一转换时间是位线设立信号未被激活的时间。8.一种非易失性存储器设备，包括：存储器单元阵列，包括第一平面和第二平面；第一时钟发生器，生成具有固定的第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；第一位线截断信号发生器，基于第一时钟信号和第二时钟信号输出第一位线截断信号；第二位线截断信号发生器，基于第一时钟信号和第二时钟信号输出第二位线截断信号；
第一页缓冲器，根据第一位线截断信号连接第一平面的第一位线和第一数据锁存节点；以及第二页缓冲器，根据第二位线截断信号连接第二平面的第二位线和第二数据锁存节点，其中随着温度升高，第一周期和第二周期之间的差异减小。9.根据权利要求8所述的非易失性存储器设备，其中：第一位线截断信号发生器在第1
‑
1时段和第1
‑
2时段期间基于第一时钟信号输出第一位线截断信号，第二位线截断信号发生器，在第2
‑
1时段期间基于第一时钟信号输出第二位线截断信号，并且在第2
‑
2时段期间基于第二时钟信号输出第二位线截断信号，第一页缓冲器，在第1
‑
1时段期间向第一位线供应第一预充电电压，并且在第1
‑
2时段期间切断向第一位线的第一预充电电压的供应，第二页缓冲器，在第2
‑
1时段期间向第二位线供应第二预充电电压，并且在第2
‑
2时段期间切断向第二位线的第二预充电电压的供应，第1
‑
1时段和第1
‑
2时段是依次连续的，以及第2
‑
1时段和第2
‑
2时段是依次连续的。10.根据权利要求9所述的非易失性存储器设备，还包括：第一存储器，存储提前确定的第一计数值；第一参考计数器，通过在第1
‑
2时段期间对第一时钟信号进行计数来输出第一计数信号；以及第一校正器，在第1
‑
2时段结束时用第一计数值来校正第一计数信号。11.根据权利要求9所述的非易失性存储器设备，其中第1
‑
1时段和第2
‑
1时段具有相同的长度。12.根据权利要求9所述的非易...

【专利技术属性】
技术研发人员：金有世，南尚完，郑基镐，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：