存储设备以及用于控制行锤击的方法技术

提供了一种控制行锤击的方法及存储设备。该存储设备包括：具有存储单元行的存储单元阵列；控制逻辑电路，被配置为将存储单元阵列的访问地址分类为真实条目和虚假条目，并从访问地址中识别行锤击地址；以及刷新控制电路，被配置为在行锤击监测时间范围内刷新与由行锤击地址指示的存储单元行物理上相邻的存储单元行。控制逻辑电路还被配置为基于虚假条目的访问次数等于或大于第一阈值将虚假条目升级为真实条目。为真实条目。为真实条目。

【技术实现步骤摘要】
存储设备以及用于控制行锤击的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年10月26日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0144005的优先权，并在此通过引用完整地并入其公开内容。


[0003]本公开涉及半导体存储设备，更具体地，涉及用于使用区分虚假条目和真实条目的条目标识符来控制行锤击的半导体存储设备及其操作方法。

技术介绍

[0004]使用半导体芯片的系统广泛使用动态随机存取存储器(DRAM)作为其工作存储器或主存储器以在其中存储主机使用的数据或指令和/或执行计算操作。一般来说，DRAM在主机的控制下写入数据或读取写入的数据。当执行计算操作时，主机从DRAM检索指令和/或数据，并使用数据来执行指令和/或执行计算操作。主机可以将计算操作的结果写回到DRAM。
[0005]随着DRAM容量和密度的增加，DRAM单元尺寸已经减小。一些基于DRAM的系统可能由于繁重的工作负荷而出现间歇性故障。这种故障可能是由于对一行单个存储单元的重复访问引起的，这可以称为行锤击或行锤击事件。连接到与被重复访问的行物理上相邻的存储单元行的存储单元可能被行锤击干扰，并且可能导致数据损坏。受行锤击影响的存储单元可以通过目标行刷新操作来刷新。
[0006]为了管理行锤击，DRAM可以在一定时间内监测被访问的地址中的被密集访问的一个或多个锤击地址。DRAM将锤击地址存储在地址存储器的所定义寄存器中，生成锤击刷新地址，该锤击刷新地址表示与对应于锤击地址的存储单元行物理上相邻的存储单元行的地址，并且DRAM对与相邻存储单元行连接的存储单元进行目标刷新。
[0007]但是，地址存储器具有用以存储锤击地址的有限数量的寄存器。因此，攻击者或其他不良行为者可能通过在地址存储器中存储一个或多个虚假条目来生成诱饵行锤击，以干扰DRAM的行锤击管理操作。由于虚假条目是新存储在地址存储器的有限寄存器中的，所以存储在寄存器中的有效锤击地址可能会从寄存器中被逐出，并且监测的行锤击信息可能会丢失。因此，被逐出的锤击地址容易受到行锤击。
[0008]因此，需要针对导致行锤击信息丢失的行锤击攻击的对策。

技术实现思路

[0009]本公开提供一种存储设备及其操作方法，该存储设备包括控制逻辑电路以防御行锤击攻击。
[0010]根据示例实施例的一方面，一种存储设备包括：存储单元阵列，具有多个存储单元行；控制逻辑电路，被配置为将存储单元阵列的访问地址分类为真实条目和虚假条目，并从访问地址中识别行锤击地址，其中，每个真实条目指示具有等于或大于第一阈值的访问次数的访问地址，每个虚假条目指示具有小于第一阈值的访问次数的访问地址；以及刷新控
制电路，被配置为在行锤击监测时间范围内刷新与由行锤击地址指示的存储单元行物理上相邻的存储单元行。控制逻辑电路还被配置为基于虚假条目的访问次数等于或大于第一阈值将虚假条目升级为真实条目。
[0011]根据示例实施例的一方面，一种存储设备包括：存储单元阵列，具有多个存储单元行；控制逻辑电路，被配置为将存储单元阵列的访问地址分类为真实条目和虚假条目，并从访问地址中识别行锤击地址，其中，每个真实条目指示具有等于或大于第一阈值的访问次数的访问地址，每个虚假条目指示具有小于第一阈值的访问次数的访问地址；以及刷新控制电路，被配置为在行锤击监测时间范围内刷新与由行锤击地址指示的存储单元行物理上相邻的存储单元行。控制逻辑电路还被配置为基于逐出次数调整第一条目空间与第二条目空间的比率，其中第一条目空间被分配给真实条目，并且第二条目空间被分配给虚假条目。
[0012]根据示例实施例的一方面，提供了一种包括多个存储单元行的存储设备的操作方法。该操作方法包括：将存储单元阵列的访问地址分类为真实条目和虚假条目，其中，每个真实条目指示具有等于或大于第一阈值的访问次数的访问地址，每个虚假条目指示具有小于第一阈值的访问次数的访问地址；从访问地址中识别行锤击地址；基于虚假条目的访问次数等于或大于第一阈值，将虚假条目升级为真实条目；以及在行锤击监测时间范围内刷新与由行锤击地址指示的存储单元行物理上相邻的存储单元行。
附图说明
[0013]从下面结合附图做出的对示例实施例的描述中，以上和/或其他方面将更清楚，在附图中：
[0014]图1是示出根据示例实施例的包括控制行锤击的存储设备的系统的图；
[0015]图2是示出根据示例实施例的存储设备的框图；
[0016]图3是示出根据示例实施例的行锤击控制电路的框图；
[0017]图4是示出图2的存储设备的刷新操作的图；
[0018]图5是概念性地示出其中图3的地址表被重新配置的示例的图；
[0019]图6是示出根据示例实施例的控制逻辑电路的操作的流程图；
[0020]图7是示出根据示例实施例的控制逻辑电路的操作的流程图；
[0021]图8至图12是示出根据图6和图7的操作流程重新配置的地址表的图；
[0022]图13是示出根据示例实施例的控制逻辑电路的操作的流程图；以及
[0023]图14是示出根据示例实施例的包括控制行锤击的存储设备的系统的框图。
具体实施方式
[0024]在下文中，将参考附图来详细描述示例实施例。
[0025]图1是示出根据示例实施例的包括存储设备120的系统100的图。
[0026]参照图1，系统100可以包括主机设备110和存储设备120。主机设备110可以通过存储总线130与存储设备120通信连接。
[0027]主机设备110可以包括例如计算系统，诸如计算机、笔记本计算机、服务器、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴设备。备选地，主机设备110可以是包括在计算系统中的组件的一部分，诸如图形卡。
[0028]主机设备110作为在系统100中执行一般计算操作的功能块，可以对应于(或包括)中央处理单元(CPU)、数字信号处理器(DSP)、图形处理单元(GPU)或应用处理器(AP)。主机设备110可以包括存储控制器112，该存储控制器112被配置为控制向/从存储设备120发送/接收数据。
[0029]存储控制器112可以根据来自主机设备110的存储请求而访问存储设备120。存储控制器112可以包括存储器物理层接口(存储器PHY)，该存储器物理层接口被配置为通过例如选择与存储位置相对应的行和列、将数据写入存储位置或读取写入的数据来与存储设备120进行接口操作。存储器PHY可以包括为存储控制器112与存储设备120之间的有效通信所需的信号、频率、时序、驱动、详细操作参数和功能所提供的物理或电气层和逻辑层。存储器PHY可以支持联合电子设备工程委员会(JEDEC)标准的双倍数据速率(DDR)和/或低功率DDR(LPDDR)协议的特征。
[0030]存储控制器112和存储设备12本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储设备，包括：存储单元阵列，包括多个存储单元行；控制逻辑电路，被配置为将所述存储单元阵列的访问地址分类为真实条目和虚假条目，并从所述访问地址中识别行锤击地址，其中，每个所述真实条目指示具有等于或大于第一阈值的访问次数的访问地址，每个所述虚假条目指示具有小于所述第一阈值的访问次数的访问地址；以及刷新控制电路，被配置为在行锤击监测时间范围内刷新与由所述行锤击地址指示的存储单元行物理上相邻的存储单元行，其中，所述控制逻辑电路还被配置为基于虚假条目的访问次数等于或大于所述第一阈值将该虚假条目升级为真实条目。2.根据权利要求1所述的存储设备，其中，所述控制逻辑电路还被配置为存储地址表，并且所述地址表包括：地址存储器，被配置为指示所述访问地址中的每一个的条目标识符，其中，所述条目标识符指示访问地址被分类为所述真实条目还是所述虚假条目；以及计数器存储器，被配置为存储每个所述真实条目和每个所述虚假条目的访问次数。3.根据权利要求2所述的存储设备，其中，所述控制逻辑电路还被配置为将升级的虚假条目作为真实条目存储在所述地址表中的分配给所述真实条目的第一条目空间中。4.根据权利要求3所述的存储设备，其中，所述控制逻辑电路还被配置为基于所述第一条目空间中没有空的空间，将存储在所述地址表中的具有最低访问次数的真实条目与所述升级的虚假条目交换。5.根据权利要求4所述的存储设备，其中，所述控制逻辑电路还被配置为将所述具有最低访问次数的真实条目降级为虚假条目，并将降级的真实条目的访问计数值初始化为小于所述第一阈值的第一值。6.根据权利要求5所述的存储设备，其中，所述第一值比所述第一阈值小1。7.根据权利要求1所述的存储设备，其中，所述控制逻辑电路还被配置为基于与对应于所述行锤击地址的存储单元行物理上相邻的存储单元行被刷新，将与所述行锤击地址相对应的访问计数值初始化为所述第一阈值。8.一种存储设备，包括：存储单元阵列，包括多个存储单元行；控制逻辑电路，被配置为将所述存储单元阵列的访问地址分类为真实条目和虚假条目，并从所述访问地址中识别行锤击地址，其中，每个所述真实条目指示具有等于或大于第一阈值的访问次数的访问地址，每个所述虚假条目指示具有小于所述第一阈值的访问次数的访问地址；以及刷新控制电路，被配置为在行锤击监测时间范围内刷新与由所述行锤击地址指示的存储单元行物理上相邻的存储单元行，其中，所述控制逻辑电路还被配置为基于逐出次数来调整第一条目空间与第二条目空间的比率，其中所述第一条目空间被分配给所述真实条目，所述第二条目空间被分配给所述虚假条目。9.根据权利要求8所述的存储设备，其中，所述控制逻辑电路还被配置为存储地址表，
并且所述地址表包括：地址存储器，被配置为指示所述访问地址中的每一个的条目标识符，其中，所述条目标识符指示访问地址被分类为所述真实条目还是所述虚假条目；以及计数器...

【专利技术属性】
技术研发人员：柳廷旻，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：