【技术实现步骤摘要】
半导体结构及其制备方法
[0001]本申请涉及半导体制造
，尤其涉及一种半导体结构及其制备方法。
技术介绍
[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)是常用的半导体存储器件，包括许多重复的存储单元。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。
[0003]随着半导体芯片的不断发展，其关键尺寸不断减小，DRAM中的阵列区和隔离区形成的器件的横截面的关键尺寸也在不断的减小，例如，在隔离区制作与位线末端接触连接的接触插塞时，通常是先制作暴露位线的沟槽，并在沟槽内填充导电材料，以形成接触插塞，从而使得位线通过接触插塞与外部器件电性连接。
[0004]然而，相关技术中，随着位线等结构的关键尺寸的不断减小，导致在浅沟道隔离区制作暴露位线的沟槽时容易出现过刻蚀甚至穿孔的现象，以及后续在沟槽中制备的接触插塞的接触电阻大的技术问题。
技术实现思路
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【技术保护点】
【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底，并在所述基底上形成导电层，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案，各所述第一掩膜图案沿第一方向延伸；在所述隔离区的所述第一掩膜层上形成第二掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案；利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使所述隔离区和所述阵列区保留的所述导电层形成为多个间隔设置的导电结构；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接，其中，所述第一方向与所述第二方向相互垂直；在所述隔离区的所述导电结构上形成第一接触插塞。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案的步骤中，具体包括：采用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺中的一者，在所述导电层上形成第一初始掩膜基层；在所述阵列区和所述隔离区所对应的所述第一初始掩膜基层上形成第一掩膜图案层；图案化所述第一掩膜图案层，以形成多个第一掩膜图案，所述第一初始掩膜基层和所述第一掩膜图案层共同形成所述第一掩膜层；其中，第一掩膜图案在所述第二方向上的特征尺寸为第一尺寸。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层的步骤中，包括：以所述第二掩膜层为掩膜，采用湿法刻蚀或干法刻蚀工艺刻蚀所述阵列区的各所述第一掩膜图案，以使所述第一掩膜图案形成为第二掩膜图案，其中，所述第二掩膜图案在所述第二方向上的特征尺寸为第二尺寸；其中，所述第二尺寸小于所述第一尺寸。4.根据权利要求1
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3中任一项所述的半导体结构的制备方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使在所述阵列区和所述隔离区保留的所述导电层形成为多个间隔设置的导电结构的步骤中，包括：以所述第一掩膜图案为掩膜，刻蚀所述阵列区的所述导电层；同时以第二掩膜图案为掩膜，刻蚀所述隔离区的所述导电层，以在所述阵列区和所述隔离区分别同步形成导电结构。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，在所述隔离区的所述导电结构上形成第一接触插塞的步骤中，具体包括：在相邻所述导电结构之间以及所述导电结构上形成介质层；去除所述隔离区中各所述导电结构上的所述介质层，以形成第一沟槽，所述第一沟槽
暴露所述导电结构的表面；在所述第一沟槽中填充导电材料，所述第一沟槽中的所述导电材料形成为与所述导电结构接触连接的第一接触插塞。6.根据权利要求1
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【专利技术属性】
技术研发人员：曹新满，吴耆贤，黄炜，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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