【技术实现步骤摘要】
半导体器件
[0001]本公开涉及半导体器件和制造其的方法，具体地，涉及半导体存储器件和制造其的方法。
技术介绍
[0002]由于其小尺寸、多功能和/或低成本特性，半导体器件被视为电子工业中的重要元件。半导体器件被归类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件和包括存储元件和逻辑元件两者的混合半导体器件。
[0003]由于对具有快速和/或低功耗的电子器件的需求日益增长，半导体器件以快操作速度和/或低操作电压操作，并且半导体器件的集成密度增加。然而，半导体器件的集成密度的增加可能导致半导体器件的可靠性恶化。此外，随着电子工业高度发展，对高度可靠的半导体器件的需求日益增长。因此，正在进行许多研究以实现高度可靠的半导体器件。
技术实现思路
[0004]本专利技术构思的实施方式提供了具有改善的电特性的半导体器件和制造其的方法。
[0005]本专利技术构思的实施方式提供了具有改善的可靠性的半导体器件和制造其的方法。
[0006]根据本专利技术构思的实施方式，一种半导体器件可以包...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：衬底，包括有源单元区域、边界区域以及在所述有源单元区域和所述边界区域之间的虚设单元区域；在所述衬底的所述有源单元区域上的多个位线，所述多个位线在第一方向上延伸并在与所述第一方向交叉的第二方向上彼此间隔开，所述多个位线包括多个第一位线和多个第二位线，所述多个第一位线和所述多个第二位线在所述第二方向上交替地布置；多个位线垫，在所述衬底的所述边界区域上并在所述第二方向上彼此间隔开，其中所述多个第二位线在所述第一方向上延伸到所述虚设单元区域和所述边界区域，并分别连接到所述多个位线垫；以及绝缘分离图案，在所述衬底的所述边界区域上并在所述多个位线垫当中的两个相邻的位线垫之间，其中所述绝缘分离图案的一部分延伸到在所述边界区域上在所述多个第二位线当中的两个相邻的第二位线之间的区域中，并与所述多个第一位线中的对应的第一位线的端部接触。2.根据权利要求1所述的半导体器件，其中所述多个位线中的每个在所述第二方向上具有第一宽度，其中所述多个位线垫中的每个在所述第二方向上具有第二宽度，以及其中所述第二宽度大于所述第一宽度。3.根据权利要求2所述的半导体器件，其中所述绝缘分离图案包括在所述两个相邻的位线垫之间的第一部分和在所述两个相邻的第二位线之间的第二部分，其中所述第一部分在所述第二方向上具有第三宽度，其中所述第二部分在所述第二方向上具有第四宽度，以及其中所述第三宽度大于所述第四宽度。4.根据权利要求3所述的半导体器件，其中所述绝缘分离图案的所述第二部分的所述第四宽度等于所述多个位线中的每个的所述第一宽度。5.根据权利要求1所述的半导体器件，其中所述绝缘分离图案包括在所述两个相邻的位线垫之间的第一部分和在所述两个相邻的第二位线之间的第二部分，以及其中所述绝缘分离图案的所述第二部分与所述两个相邻的第二位线中的每个间隔开，并在所述两个相邻的第二位线之间沿所述第一方向延伸。6.根据权利要求5所述的半导体器件，其中所述绝缘分离图案的所述第二部分的端部与所述对应的第一位线的所述端部接触，以及其中所述绝缘分离图案的所述第二部分的侧表面在所述第一方向上分别与所述对应的第一位线的侧表面对准。7.根据权利要求5所述的半导体器件，其中所述绝缘分离图案的所述第二部分延伸到在所述虚设单元区域上在所述两个相邻的第二位线之间的区域中，以及
其中所述绝缘分离图案的所述第二部分的端部与所述对应的第一位线的所述端部接触。8.根据权利要求7所述的半导体器件，其中所述对应的第一位线和所述绝缘分离图案的所述第二部分的所述端部在所述有源单元区域和所述虚设单元区域之间的边界处彼此接触。9.根据权利要求5所述的半导体器件，其中所述多个位线中的每个包括依次堆叠在所述衬底上的多晶硅图案、欧姆图案和含金属图案，以及其中所述绝缘分离图案的所述第二部分的端部与所述对应的第一位线的所述多晶硅图案、所述欧姆图案和所述含金属图案接触。10.根据权利要求5所述的半导体器件，其中所述绝缘分离图案的所述第二部分的端部与所述对应的第一位线的所述端部接触，其中所述半导体器件还包括在每个所述位线的侧表面上的位线间隔物，以及其中在所述对应的第一位线的侧表面上的所述位线间隔物沿着所述绝缘分离图案的所述第二部分的侧表面延伸。11.根据权利要求5所述的半导体器件，其中所述多个第一位线设置在所述衬底的所述有源单...
【专利技术属性】
技术研发人员：金硕炫，金冈昱，金永信，金真雅，申东花，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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