一种集成电路的电压基准电路制造技术

一种集成电路的电压基准电路，在运放电路中设置亚阈值区的MOS器件作为运放的输入管，并在亚阈值状态下生成正温度系数的电压，与基准电路的pnp管的负温度系数电压结合，实现零温度系数的基准电压。本发明专利技术通过在设计中使用亚阈值区的MOS管器件作为基准运放的输入管，简化了电路，首次提出利用亚阈值区的MOS管器件的正温度系数的

【技术实现步骤摘要】
一种集成电路的电压基准电路


[0001]本专利技术属于集成电路
，涉及集成电路中的零温漂电压基准，为一种集成电路的电压基准电路。

技术介绍

[0002]带隙基准电路可以提供稳定的、不受电压和温度影响的基准电压。带隙基准电路通过热电压V
T
的正温度系数补偿双极晶体管的发射极
‑
基极电压Veb的负温度系数，来实现近似零温度系数的变化。其中热电压V
T
=kt/q，k为玻尔兹曼常量，t为绝对温度，q是电子电荷。室温下，Veb相对于温度的变化为
‑
2.2mV/℃，而热电压V
T
相对温度的变化为+0.086mV/℃。
[0003]目前的电压基准类电路中，电路设计除了要考虑电路性能以外，存在的问题还在于所使用的元器件对电路工艺的限制，例如美国申请US6144250的误差放大器基准电路，电路具有良好的性能，但只能采用双极工艺，而随着cmos工艺的发展，双极工艺使用的越来越少，US6144250的电路在目前大量使用的cmos通用工艺中并不容易实现，尤其是因为其结构要求高性能的npn和pnp器件，这些在cmos工艺中更加难以实现，需要特殊工艺。又例如中国专利CN113296571B的基准电压源电路，利用NMOS管在亚阈值区的阈值电压具有负温度系数，及耗尽管的栅极到源极的绝对值具有正温度系数来产生并输出零温漂的基准电压，但其中的耗尽管需要特殊的耗尽管工艺，需要增加工艺层次来调节，成本和工艺制难度都增加，也属于特殊的工艺。
[0004]另外，现有技术的基准电路的静态功耗通常比较大，例如中国专利CN103677044B公开了一种低功率快速稳定电压基准电路，使用工作于饱和区的大偏置电流运放，同时由于该方案要分别利用Veb和
∆
Veb的差值，需要3路pnp通路，对应需要的偏置电流也要增加，整体静态功耗高，因此待机时持续消耗电池能量，不利于延长待机时长。中国申请CN115469704A一种高PSRR亚阈值CMOS基准电压源的电路，采用亚阈值区PMOS管产生负温度系数电压V
CTAT
，采用亚阈值区PMOS结构类差分产生正温度系数电压V
PTAT
实现零温漂，在该电路中，需要多路温度检测电路才能形成正负温度电压检测模块。又如中国申请CN115469704A的自偏置电路的电路，其自偏置电路中也需要额外的运放来产生基准电压。因此，CN115469704A中虽然引入了亚阈值来实现温度系数检测，但是需要很多的支持电路才能实现零温度系数基准，因此，电路消耗的电流会很多，不利于实现低功耗的设计。

技术实现思路

[0005]本专利技术要解决的问题是：现有技术在电压基准电路实现近似零温度系数的电路设计中，存在元器件的工艺限制，以及电路的低功耗设计问题。
[0006]本专利技术的技术方案为：一种集成电路的电压基准电路，在运放电路中设置亚阈值区的PMOS器件作为运放的输入管，并在亚阈值状态下生成正温度系数的电压，与基准电路的pnp管的负温度系数电压结合，实现零温度系数的基准电压，运放电路包括PMOS管P1/P2/
P3/P4/P5/P6/P7/P8、NMOS管N1/N2/N3、pnp管、电阻R1/R2/R3以及补偿电容Cc，电路连接如下：P1/P2/N1/N2/P5/P6组成运放的第一级，N3/R3/P7/P8组成运放第二级, P3、P5、P7的源极和体端连接，并接至电源VIN，P3的漏极接P4的源极，P3的栅极接至P5、 P7的栅极以及R3的一端，P4的体端接电源VIN，P4的栅极接P6、P8的栅极以及R3的另一端，P4的漏极连接基准电压输出端Vref，P5的漏极连接P6的源极，P7的漏极接P8的源极，P6和P8的体端连接电源VIN，R1、R2串联在pnp管的发射极与基准电压输出端Vref之间，pnp的基极和集电极均接地电位，P1和P2的栅极分别连接R2的两端，P6的漏极分别连接P1、P2的源极和体端，P1的漏极连接N1的漏极和栅极，N1和N2的栅极相连，N1、N2、N3的源衬均连接至地电位，N2的漏极连接P2的漏极，N3的漏端连接P4、P6、P8的栅极，N2的漏极和N3的栅极经过补偿电容Cc接地电位，上述电路中，P3和P4的通路、P5和P6的通路、以及P7和P8的通路镜像，运放电路检测R3的电阻分压，从而控制P7和P8的电流，使P3和P4的电流稳定等于
∆
Vsg/R2来实现运放电路的稳定，
∆
V
SG
为P1和P2的压差，设置N1和N2的尺寸相同，P1和P2的尺寸不相同，P2的有效尺寸大于P1，通过将R2增加到兆欧电阻，实现微安以下的偏置电流，将P1和P2推入亚阈值工作状态，实现正温度系数温度检测电路，同时pnp管的Veb实现负温系数温度检测电路，通过设置合适的P1和P2尺寸同时结合R1和R2电阻，实现零温度系数的基准电压。
[0007]进一步的，基准电路还包括使能控制和启动电路，包括PMOS管P9/P10/P11/P12、NMOS管N4/N5/N6/N7/N8/N9/N10/N11、电阻R4以及反相器inv，使能信号EN经反相器inv输出反相信号EN2，P9、P10、P11和P12的源极和体端连接并连接至电源VIN，P9栅极接P10的栅极和漏极、P12的漏极以及N7的漏极，P11的漏极连接P3的栅极，P11、P12的栅极连接使能信号EN，N4、N5、N6、N9、N10、N11的源衬相接并连接至地电位，N4的漏极连接P4的栅极，N4的栅极接N5的栅极、N6的漏极和N10的漏极，N5的栅极漏极相连连接至P9的漏极，N6的栅极连接基准电压输出端Vref，N10、N11的栅极连接反向信号EN2，N11的漏极经过补偿电容Cc接地电位，N7和N8的源极栅极互连，N7、 N8的源极连接N9的漏极，N7的体端接地，N8的栅极和漏极相连，并经电阻R4连接电源VIN，N9的栅极连接使能信号EN，当使能信号EN为高电平时，N9导通，N10/N11/P11/P12关闭，同时N8和N7导通，并且N7镜像N8的电流；P10的电流等于N7，P9镜像P10的电流；N5的电流等于P9，N4镜像N5的电流，由此P7、P8、R3、N4通路导通，同时P3和P4、P5和P6通路导通，带动R1/R2/pnp通路和运放P1/P2/N1/N2工作，基准电路启动，当基准电路启动完成时，输出端Vref电压正常，使N6关闭，从而将N4和N5栅极拉低，关闭基准启动电路；当使能信号EN为低电平时，N9关闭，N10/N11/P11/P12导通，将整个基准电路关闭。
[0008]基于上述亚阈值区器件与基准电路pnp管的叠加思路，本专利技术还提出一种集成电路的电压基准电路，在运放电路中设置亚阈值区的NMOS器件作为运放的输入管，并在亚阈值状态下生成正温度系数的电压，与基准电路的pnp管的负温度系数电压结合，实现零温度系数的基准电压，运放电路包括PMOS管P3/P4/P7/P8/P21/P22/P23、NMOS管N21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路的电压基准电路，其特征是在运放电路中设置亚阈值区的PMOS器件作为运放的输入管，并在亚阈值状态下生成正温度系数的电压，与基准电路的pnp管的负温度系数电压结合，实现零温度系数的基准电压，运放电路包括PMOS管P1/P2/P3/P4/P5/P6/P7/P8、NMOS管N1/N2/N3、pnp管、电阻R1/R2/R3以及补偿电容Cc，电路连接如下：P1/P2/N1/N2/P5/P6组成运放的第一级，N3/R3/P7/P8组成运放第二级, P3、P5、P7的源极和体端连接，并接至电源VIN，P3的漏极接P4的源极，P3的栅极接至P5、 P7的栅极以及R3的一端，P4的体端接电源VIN，P4的栅极接P6、P8的栅极以及R3的另一端，P4的漏极连接基准电压输出端Vref，P5的漏极连接P6的源极，P7的漏极接P8的源极，P6和P8的体端连接电源VIN，R1、R2串联在基准电压输出端Vref与pnp管的发射极之间，pnp的基极和集电极均接地电位，P1和P2的栅极分别连接R2的两端，P6的漏极分别连接P1、P2的源极和体端，P1的漏极连接N1的漏极和栅极，N1和N2的栅极相连，N1、N2、N3的源衬均连接至地电位，N2的漏极连接P2的漏极，N3的漏端连接P4、P6、P8的栅极，N2的漏极和N3的栅极经过补偿电容Cc接地电位，上述电路中，P3和P4的通路、P5和P6的通路、以及P7和P8的通路镜像，运放电路检测R3的电阻分压，从而控制P7和P8的电流，使P3和P4的电流稳定等于
∆
Vsg/R2来实现运放电路的稳定，
∆
V
SG
为P1和P2的压差，设置N1和N2的尺寸相同，P1和P2的尺寸不相同，P2的有效尺寸大于P1，通过将R2增加到兆欧电阻，实现微安以下的偏置电流，将P1和P2推入亚阈值工作状态，实现正温度系数温度检测电路，同时pnp管的Veb实现负温系数温度检测电路，通过设置合适的P1和P2尺寸同时结合R1和R2电阻，实现零温度系数的基准电压。2.根据权利要求1所述的一种集成电路的电压基准电路，其特征是基准电路还包括基准启动电路，包括PMOS管P9/P10/P11/P12、NMOS管N4/N5/N6/N7/N8/N9/N10/N11、电阻R4以及反相器inv，使能信号EN经反相器inv输出反相信号EN2，P9、P10、P11和P12的源极和体端连接并连接至电源VIN，P9栅极接P10的栅极和漏极、P12的漏极以及N7的漏极，P11的漏极连接P3的栅极，P11、P12的栅极连接使能信号EN，N4、N5、N6、N9、N10、N11的源衬相接并连接至地电位，N4的漏极连接P4的栅极，N4的栅极接N5的栅极、N6的漏极和N10的漏极，N5的栅极漏极相连连接至P9的漏极，N6的栅极连接基准电压输出端Vref，N10、N11的栅极连接反向信号EN2，N11的漏极经过补偿电容Cc接地电位，N7和N8的源极栅极互连，N7、 N8的源极连接N9的漏极，N7的体端接地，N8的栅极和漏极相连，并经电阻R4连接电源VIN，N9的栅极连接使能信号EN，当使能信号EN为高电平时，N9导通，N10/N11/P11/P12关闭，同时N8和N7导通，并且N7镜像N8的电流；P10的电流等于N7，P9镜像P10的电流；N5的电流等于P9，N4镜像N5的电流，由此P7、P8、R3、N4通路导通，同时P3和P4、P5和P6通路导通，带动R1/R2/pnp通路和运放P1/P2/N1/N2工作，基准电路启动，当基准电路启动完成时，输出端Vref电压正常，使N6关闭，从而将N4和N5栅极拉低，关闭基准启动电路，避免基准启动电路对基准电压的影响；当使能信号EN为低电平时，N9关闭，N10/N11/P11/P12导通，将整个基准电路关闭。3.一种集成电路的电压基准电路，其特征是在运放电路中设置亚阈值区的NMOS器件作为...

【专利技术属性】
技术研发人员：杨国江，王海波，
申请(专利权)人：江苏长晶科技股份有限公司，
类型：发明
国别省市：