改进的聚四氟乙烯薄膜芯片载体制造技术

对倒装芯片特别有用的有机芯片载体，包含有机介电层、排列在介电层上的第一电路层、排列在第一介电层和第一电路层上的有机构象涂层、以及排列在构象层上的线宽约为２．０密耳或更小（最好约为１．０密耳或更小，约０．７密耳较好）且线间距约为１．５密耳或更小（最好约为１．１密耳或更小）的细线电路层。介电层最好不含有纤维玻璃织物。构象涂层的介电常数最好约为１．５－３．５。其平整度最好大于约３０％。本发明专利技术还涉及到制造介电涂覆的芯片载体的方法。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
在芯片载体领域中，载体带有细线电路(亦即线宽为2.0密耳或更小且线间距小于2.5密耳的电路)是所期望的。细线电路可具有高的布线能力，这就减少了对载体内部各种额外层的需求，而且可支持密集的芯片阵列。在陶瓷载体中已可达到这种细线分辨率；但在常规的有机载体中尚未得到。开发一种具有高的信号速度、低的介电常数和细线电路的有机载体，当是所期望的。本专利技术提供了一种对倒装芯片特别有用的有机芯片载体，它包含一个有机介电层、一个排列在此介电层上的第一电路层、一个排列在第一介电层和第一电路层上的有机构象涂层(organic conformationcoating)、以及一个排列在构象层上的线宽约为2.0密耳或更小(最好约为1.0密耳或更小，而约0.7密耳更好)且线间距约为1.5密耳或更小(最好约为1.1密耳)的细线电路层。介电层最好不带有玻璃纤维织物。构象涂层的介电常数最好约为1.5-3.5，且平整度大于约30％。本专利技术还涉及到介电涂覆芯片载体的制造方法。附图说明图1是根据本专利技术的安装在衬底上用来安装I/C芯片的有机载体实施例的剖面图；图2是根据本专利技术另一实施例的用来承载I/C芯片并安装于电路板的有机载体的剖面图。本专利技术提供一种对倒装芯片特别有用的有机芯片载体，其介电常数最好约为2-3，线宽达到小于2.5密耳，最好约为0.7密耳，线间距小于2.3密耳，最好约为1.1密耳。此载体能够承载至少500-800个信号I/O(输入/输出)。此载体的热膨胀系数最好约为10-23ppm/℃，约为10-15ppm/℃则更好。载体最好没有陶瓷层。参照图1，示出了本专利技术一个实施例的剖面图。提供了一个包含载体10的电路化结构8。载体10由一个补偿层12(下面将详述)以及一个层叠于补偿层12一侧的第一内介电层14和一个层叠于补偿层12另一侧的第二内介电层16组成。第一接地或功率板18排列在第一内介电层14上，而第二接地或功率板20排列在第二内介电层16的一侧上。排列在第一接地板18一侧上的是第一介电层22。第二介电层24排列在第二接地板20的一侧上。电路层25排列在第一介电层22上。镀有导电镀层28的通道孔26排列在载体10中。(通道孔26也可用导电填料填充)。通道孔26可被堵塞或穿通载体10。间隙孔29防止补偿器12同通道孔26壁上的镀层28相接触。间隙孔29a-29h在电路设计需要时还使接地板和功率板18和20隔离于通道孔26。焊点30和32排列在通道孔26的二端上。构象层34排列在第一介电层22上。可选的构象层36排列在介电层24上。至少一个(最好是多个)通道孔38排列在构象层34和36中。通道孔38连接于焊点30和32，且连接于电路25。细线电路40排列在构象层34上，以提供电路化载体，其介电常数约为2-3，线宽达到1密或更小(最好是0.7密耳或更小)，线间距为1.5或更小(最好是1.1密耳或更小)。在构象层34上的电路40上，还可以排列额外的介电涂层。芯片42固定在细线电路40上。焊球44将芯片42连接到细线电路40、焊点30和电路25。通道孔38被涂覆或填充。最好用网格焊球阵列48将载体10固定在衬底46上。适用的衬底包括例如诸如电路板、卡、载体、有机和无机单芯片模块、有机或无机多芯片模块和陶瓷载体之类的电路化衬底。补偿器12最好是刚性的以提供具有刚性的载体10。较好的补偿器是由一个铜的第一层、一个36∶63的镍铁合金第二层(其在载体工作层中的热膨胀系数CTE接近于0)、以及一个铜的第三层组成的三层结构。补偿器最好含有75％的(36∶63)镍铁合金和25％的铜。可从Texas Instruments购到商标为Invar的适用的36∶63的镍铁合金。作为变通，补偿器可由诸如Invar之类的单个金属组成。补偿器材料的选取与介电材料的选取一起控制着载体10的热膨胀系数(CTE)。补偿器的厚度最好是约为0.001-0.009英寸，约为0.006英寸更好。众所周知，接地板18和20可由铜或CIC或其它导电材料组成。图2示出了本专利技术另一实施例的剖面图。载体10是多层结构，由一个介电层22(仍然最好是聚四氟乙烯)、一个排列在介电层22上的第一电路层25、一个排列在介电层22和第一电路层25上的构象层34(最好是聚酰亚胺)、以及一个第二电路层40组成，在构象层34上排列细线电路，其线宽约为1.0密耳或更小(最好是约0.7密耳)，线间距约为1.5密耳或更小(最好是约1.1密耳)。未示出电连接所需的全部必须的通道孔和穿通孔；另示出了通道孔38。芯片(未示出)固定在第二电路层40，而载体10固定于衬底(亦未示出)。载体10适合于固定到衬底和其它的载体。介电层介电层由有机聚合材料组成并最好用颗粒材料加以填充。介电层的介电常数最好约为1.5-3.5，2至3左右更好。填充过的介电层的厚度根据所需的载体设计性能特性而变化。介电层不包含玻璃纤维织物，这使穿通孔能够靠得更近。实际上达到了中心距小于100密耳的间距(小于50密耳较好，25密耳更好，小于10密耳最好)而不致使穿通孔之间发生短路。介电层的热膨胀系数最好约为20-80ppm/℃，约为20-30ppm/℃更好。颗粒填充剂的直径最好小于约10μm，约为5-8μm更好。颗粒填充剂所占的重量比最好约为30-70％，约为40-60％更好。此颗粒填充剂最好是二氧化硅。适用于介电层的材料包括例如酯化氰酸盐和聚四氟乙烯。从是Eau Claire，Wisconsin的Gore可购到商标为Speedboard的合适的酯化氰酸盐。合适的聚四氟乙烯的商标名为“Teflon”。可从Rogers公司购HT 2800作为合适的填充二氧化硅的聚四氟乙烯。构象涂层构象涂层具有约大于30％的百分比平整度；测量百分比平整度的方法见Philip Garrou的论文“多芯片模块封装用聚合物介电质”(Theproceedings IEEE，80(12)，1992年12月，pp1942-1954)。构象涂层的特征是电介质的底表面与介电层的表面形貌一致，构象涂层的顶表面却不一致而是较平整的。构象涂层的介电常数最好约为1.5-3.5，2.8-3.6更好，约为2.9-3最好。构象涂层是永久性的且不被剥离；但部分构象层要用诸如烧蚀、光刻和化学腐蚀之类的常规方法加以清除，以便使电连接从构象层34的外表面延伸到第一电路层25。构象层最好至少对350℃和5分钟的三次循环以及芯片安装和金属淀积工艺所用的典型温度400℃下约30分钟(约60分钟更好)是热稳定的。构象涂层最好基本上不含有铁和包括例如金属之类的颗粒。构象涂层沿X、Y方向的热膨胀系数最好约为1-50ppm/℃(约为10-20ppm/℃更好)，而沿Z方向最好约为15-40(约为20-30ppm/℃更好)。构象涂层最好构成约为8μm或更薄的薄层。构象涂层的一个额外优点是它保护第一介电层免受电路化工艺中使用的诸如例如十二烷基苯磺酸之类的工艺化学药品的冲击。由于构象涂层还起焊料掩模的作用，故构象涂层免除了金属化阶段中对焊料掩模的需要。适用的构象涂层包括例如聚酰亚胺和苯环丁烷。苯环丁烷可从Dow化学公司购到，商标为Cyclotene。合适的聚酰亚胺可从E.I.du Pont deNemours公司购本文档来自技高网...

【技术保护点】
一种有机芯片载体，它包含： ａ．介电常数约为１．５－３．５的介电层； ｂ．排列且附着在介电层上的第一电路层； ｃ．排列在第一电路层和介电层上的百分比平整度大于约３０％且介电常数约为１．５－３．５的构象涂层； ｄ．排列在构象涂层上的第二电路层，它包含线宽小于１密耳且线间距为１．５密耳或更小的线条；以及 ｅ．至少一个穿过构象涂层排列以使第一电路层和第二电路层连接的导电通道孔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：那塔列巴巴拉费尔非德，约翰斯蒂芬克斯基，斯考特普里斯顿穆勒，罗那尔德彼特诺沃克，詹姆斯沃伦威尔森，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]