半导体结构及其制备方法技术

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，该半导体结构的制备方法包括：提供具有位线接触区的基底；在位线接触区形成第一导电层和第二导电层。本申请通过两次沉积工艺分别形成第一导电层和第二导电层，且第一导电层中掺杂杂质的浓度小于第二导电层中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层时可以避免形成缝隙，并且第一导电层在位线接触区内围成接触孔具有较小的深宽比，在形成第二导电层时，可以避免在第二导电层形成缝隙，这样在后续形成位线以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。提高了半导体结构的良率。提高了半导体结构的良率。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体
，尤其涉及一种半导体结构及其制备方法。

技术介绍

[0002]动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
[0003]动态随机存储器通常包括多个重复的储存单元，每个存储单元包括一个晶体管和一个电容器，其中，晶体管的栅极与字线电连接、源极通过位线接触结构与位线电连接、漏极通过电容接触与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
[0004]但是在形成位线接触结构时，位线接触结构内易形成空隙，该空隙会致使电容接触结构与位线之间发生电连接，进而降低半导体结构的良率。

技术实现思路

[0005]鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，用于防止位线接触结构内形成空隙，进而能够防止电容接触结构与位线之间发生电连接，提高半导体结构的良率。
[0006]为了实现上述目的，本申请实施例提供如下技术方案：
[0007]本申请实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
[0008]提供基底，所述基底内具有多个间隔设置的位线接触区；
[0009]在每个所述位线接触区内形成第一导电层，所述第一导电层在每个所述位线接触区内围成一个接触孔；
[0010]在每个所述接触孔内形成第二导电层，所述第二导电层和所述第一导电层构成导电层，其中，所述第二导电层中掺杂杂质的浓度大于所述第一导电层中掺杂杂质的浓度。
[0011]在一些实施例中，所述第二导电层中掺杂杂质的浓度为所述第一导电层中掺杂杂质的浓度的1.5～3倍。
[0012]在一些实施例中，在所述位线接触区内形成第一导电层的步骤中包括：
[0013]在每个所述位线接触区形成第一初始导电层，所述第一初始导电层在每个所述位线接触区内围成一个中间孔；
[0014]向所述中间孔内通入刻蚀气体，去除部分所述第一初始导电层，被保留下来的第一初始导电层构成第一导电层，且第一导电层在所述位线接触区内围成接触孔。
[0015]在一些实施例中，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为上大下小的梯形。
[0016]在一些实施例中，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为V型。
[0017]在一些实施例中，所述接触孔的侧壁与垂直于所述基底的方向之间的夹角位于
10
°
～20
°
。
[0018]在一些实施例中，沿第一方向，所述第一导电层的厚度位于0～6nm之间。
[0019]在一些实施例中，位于所述位线接触区的底壁上的第一导电层的厚度位于5～8nm之间。
[0020]在一些实施例中，沿第一方向，所述第一初始导电层的厚度位于5～18nm之间。
[0021]在一些实施例中，位于所述位线接触区的底壁上的第一初始导电层的厚度位于10～18nm之间。
[0022]在一些实施例中，所述第一导电层和所述第二导电层的材质均包括多晶硅，且掺杂杂质均为磷离子。
[0023]在一些实施例中，在所述位线接触区内形成第一导电层的步骤之前，所述制备方法还包括：
[0024]在所述位线接触区的侧壁上形成防护层。
[0025]在一些实施例中，所述防护层的厚度位于3～6nm，且所述防护层的材质包括多晶硅。
[0026]在一些实施例中，所述刻蚀气体包括氯气，且刻蚀温度位于250℃～320℃。
[0027]本申请实施例的第二方面提供一种半导体结构，所述半导体结构通过如上述实施例中的半导体结构的制备方法制得
[0028]本申请实施例所提供的半导体结构及其制备方法中，通过两次沉积工艺分别形成第一导电层和第二导电层，且第一导电层中掺杂杂质的浓度小于第二导电层中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层时可以避免形成缝隙，其次，第一导电层在位线接触区内围成的接触孔，该接触孔具有较小的深宽比，这样在形成第二导电层时，也可以避免在第二导电层形成缝隙，进而避免导电层内形成缝隙，这样在后续形成位线结构以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。
[0029]除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
[0030]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1为相关技术中提供的半导体结构的结构示意图一；
[0032]图2为相关技术中提供的半导体结构的结构示意图二；
[0033]图3为本申请实施例提供的半导体结构的制备方法的工艺流程图；
[0034]图4为本申请实施例提供的半导体结构的制备方法中形成位线接触区的结构示意图；
[0035]图5为本申请实施例提供的半导体结构的制备方法中形成防护层的结构示意图；
[0036]图6为本申请实施例提供的半导体结构的制备方法中形成第一初始导电层的结构示意图；
[0037]图7为本申请实施例提供的半导体结构的制备方法中形成接触孔的结构示意图一；
[0038]图8为本申请实施例提供的半导体结构的制备方法中形成接触孔的结构示意图二；
[0039]图9为本申请实施例提供的半导体结构的制备方法中形成第二导电层的结构示意图一
[0040]图10为本申请实施例提供的半导体结构的制备方法中形成第二导电层的结构示意图二。
[0041]附图标记：
[0042]10：基底；11：有源区；
[0043]12：隔离结构；13：位线接触区；
[0044]20：导电层；21：第一导电层；
[0045]22：第二导电层；23：第一初始导电层；
[0046]24：中间孔；25：接触孔；
[0047]30：掩膜层；40：防护层。
具体实施方式
[0048]在半导体结构的制备过程中，通常是先形成位线结构以及包覆位线结构的隔离侧墙，该位线结构包括层叠设置的位线接触结构和位线，待形成位线结构和隔离侧墙之后，会在相邻的隔离侧墙之间形成电容接触结构，其中，电容接触结构用于连接电容器与基底的有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：提供基底，所述基底内具有多个间隔设置的位线接触区；在每个所述位线接触区内形成第一导电层，所述第一导电层在每个所述位线接触区内围成一个接触孔；在每个所述接触孔内形成第二导电层，所述第二导电层和所述第一导电层构成导电层，其中，所述第二导电层中掺杂杂质的浓度大于所述第一导电层中掺杂杂质的浓度。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二导电层中掺杂杂质的浓度为所述第一导电层中掺杂杂质的浓度的1.5～3倍。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述位线接触区内形成第一导电层的步骤中包括：在每个所述位线接触区形成第一初始导电层，所述第一初始导电层在每个所述位线接触区内围成一个中间孔；向所述中间孔内通入刻蚀气体，去除部分所述第一初始导电层，被保留下来的第一初始导电层构成第一导电层，且第一导电层在所述位线接触区内围成接触孔。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为上大下小的梯形。5.根据权利要求3所述的半导体结构的制备方法，其特征在于，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为V型。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述接触孔的侧壁与垂直于所述基底的方向之间的夹角位于10
°

【专利技术属性】
技术研发人员：严勋，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：