一种用于叠加的封装基底、叠加型封装基底及其芯片封装结构、制备方法技术

本发明专利技术公开了一种叠加型封装基底，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层、位于所述第一布线层下表面的第一接合介电层以及被所述第一接合介电层包围的第一接合导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的第二接合介电层以及被所述第二接合介电层包围的第二接合导电柱；所述第一接合导电柱与所述第二接合导电柱对应形成导电接合；所述第一接合介电层和第二接合介电层发生物理接合形成接合介电层。本发明专利技术还公开了一种用于叠加的封装基底、一种叠加型封装基底的芯片封装结构及其制备方法。本发明专利技术在芯片封装厂实现叠加型封装基底的制备，可有效提高芯片封装集成度，加工周期较短。加工周期较短。加工周期较短。

【技术实现步骤摘要】
一种用于叠加的封装基底、叠加型封装基底及其芯片封装结构、制备方法


[0001]本专利技术属于半导体封装
，具体涉及一种用于叠加的封装基底、叠加型封装基底及其芯片封装结构、制备方法。

技术介绍

[0002]在芯片的先进封装工艺制程中，芯片需要先转移到芯片封装厂进行高布线密度的封装制程和可靠性测试，再转送到贴装厂分别进行中布线密度的封装基板贴装和低布线密度的PCB板贴装。在此过程中，芯片封装厂和芯片贴装厂之间存在技术沟通、工艺链分属不同厂商等现象，导致芯片产品存在工艺加工周期长、产品加工成本高、芯片产品设计不灵活等问题。
[0003]在先进封装工艺中，需要完成晶圆划片、引出芯片引脚、并对芯片进行塑封保护等尺寸相对较小的封装工艺，其中用到的设备和辅材均是针对这一较小尺寸范围的封装制程，比如高布线密度扇出封装。芯片完成高布线密度的扇出封装工艺后，需要分别进行中、低布线密度的基板封装，由于基板中的铜布线的线宽和线径均较大，降低了铜布线的密度，造成芯片的贴装集成度较低。并且，芯片在封装厂和贴装厂之间转送，增加了转送过程中的产品可靠性风险及运输成本，芯片产品的封装工艺加工周期也较长。

技术实现思路

[0004]针对现有技术中所存在的不足，本专利技术提供了一种可提高芯片封装集成度，缩短加工周期的一种用于叠加的封装基底、叠加型封装基底及其芯片封装结构、制备方法。
[0005]一种叠加型封装基底，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层、位于所述第一布线层下表面的第一接合介电层以及被所述第一接合介电层包围的第一接合导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的第二接合介电层以及被所述第二接合介电层包围的第二接合导电柱；所述第一接合导电柱与所述第二接合导电柱对应形成导电接合；
[0006]所述第一接合介电层和所述第二接合介电层发生物理接合形成接合介电层。
[0007]作为优选的方案，所述第一布线层的布线密度高于所述第二布线层。
[0008]作为优选的方案，所述第一接合介电层和所述第二接合介电层所采用的光刻胶材料包括聚酰亚胺基光刻胶；
[0009]和/或，
[0010]所述第一接合导电柱采用铜材料，所述第二接合导电柱采用铜材料。
[0011]一种用于叠加的封装基底，包括第一布线层、位于所述第一布线层上的第一接合介电层以及位于所述第一布线层上且被所述第一接合介电层包围的第一接合导电柱，所述第一接合导电柱用于与另一封装基底的导电柱形成导电接合，所述第一接合介电层用于与所述另一封装基底上的包围所述导电柱的介电层物理接合；
[0012]所述第一接合介电层的平均纵向高度小于所述第一接合导电柱的平均纵向高度。
[0013]作为优选的方案，所述第一接合介电层与所述第一接合导电柱形成的平均第一纵向高度差在0.1nm～10nm之间。
[0014]一种叠加型封装基底的芯片封装结构，包括前述任一种叠加型封装基底，其中所述第一布线层上表面设有芯片封装层；所述芯片封装层包括芯片、焊盘及包封层，所述芯片通过所述焊盘与所述第一布线层电连接；所述包封层包覆所述芯片；
[0015]所述芯片封装层还包括填充在所述芯片与所述第一布线层之间的底填胶层。
[0016]一种叠加型封装基底的制备方法，包括如下步骤：
[0017]制备第一封装基底，所述第一封装基底包括第一布线层及其上的第一接合介电层，所述第一接合介电层中嵌设有与所述第一布线层电连接的第一接合导电柱；
[0018]制备第二封装基底，所述第二封装基底包括第二布线层及其上的第二接合介电层，所述第二接合介电层中嵌设有与所述第二布线层电连接的第二接合导电柱；
[0019]使所述第一接合导电柱和所述第二接合导电柱的位置对应，并通过高温和/或高压和/或超声波处理进行导电接合。
[0020]作为优选的方案，所述制备第一封装基底，包括如下步骤：
[0021]在具有第一临时释放层的第一载板上制备第一布线层；
[0022]在所述第一布线层上制备具有开口阵列的第一接合介电层；
[0023]在所述第一接合介电层的开口阵列处制备第一接合导电柱并对其表面进行平坦化处理得到第一接合表面；
[0024]对所述第一接合表面进行氧气蚀刻，使第一接合介电层的平均纵向高度小于第一接合导电柱的平均纵向高度且形成第一纵向高度差；
[0025]所述制备第二封装基底，包括如下步骤：
[0026]在具有第二临时释放层的第二载板上制备第二布线层；
[0027]在所述第二布线层上制备具有开口阵列的第二接合介电层；
[0028]在所述第二接合介电层的开口阵列处制备第二接合导电柱并对其表面进行平坦化处理得到第二接合表面；
[0029]对所述第二接合表面进行氧气蚀刻，使第二接合介电层的平均纵向高度大于第二接合导电柱的平均纵向高度且形成第二纵向高度差。
[0030]作为优选的方案，所述第一接合表面的平均表面粗糙度为0.1nm
‑
10nm；
[0031]和/或，
[0032]所述第二接合表面的平均表面粗糙度为0.1nm
‑
10nm。
[0033]作为优选的方案，所述将所述第一接合导电柱和所述第二接合导电柱的位置对应，并通过高温和/或高压和/或超声波处理进行导电接合，包括如下步骤：
[0034]使所述第一接合导电柱和所述第二接合导电柱一一对应；
[0035]在高温和/或高压和/或超声波条件下，使所述第一接合介电层和第二接合介电层发生物理接合形成接合介电层，以及使所述第一接合导电柱表面的金属原子和所述第二接合导电柱表面的金属原子发生扩散形成导电接合。
[0036]作为优选的方案，在形成第一接合导电柱和第二接合导电柱之间的导电接合前，还包括如下步骤：
[0037]对所述第一接合介电层进行氧气蚀刻，使氧气蚀刻后对应的第一纵向高度差大于零；和/或
[0038]对所述第二接合介电层进行氧气蚀刻，使氧气蚀刻后对应的第二纵向高度差大于零。
[0039]作为优选的方案，当所述第一接合导电柱和/或所述第二接合导电柱采用纳米孪晶铜时，使所述第一接合导电柱和所述第二接合导电柱对准，再进行热处理以实现所述第一接合导电柱和所述第二接合导电柱之间的导电接合。
[0040]作为优选的方案，所述热处理温度范围为100℃
‑
300℃。
[0041]一种叠加型封装基底的芯片封装结构的制备方法，包括前述任一所述的一种叠加型封装基底的制备方法，还包括如下步骤：
[0042]将芯片电连接到所述第一布线层上，并对芯片进行底部填充和塑封保护；
[0043]以所述第二布线层为基准面制备外联导电部件，得到芯片预封装体；
[0044]以若干芯片为单元分割所述芯片预封装体，制备得到具有叠加型封装基底的芯片封装结构。
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【技术保护点】

【技术特征摘要】
1.一种叠加型封装基底，其特征在于，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层、位于所述第一布线层下表面的第一接合介电层以及被所述第一接合介电层包围的第一接合导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的第二接合介电层以及被所述第二接合介电层包围的第二接合导电柱；所述第一接合导电柱与所述第二接合导电柱对应形成导电接合；所述第一接合介电层和所述第二接合介电层发生物理接合形成接合介电层。2.如权利要求1所述的一种叠加型封装基底，其特征在于：所述第一布线层的布线密度高于所述第二布线层。3.如权利要求1或2所述的一种叠加型封装基底，其特征在于：所述第一接合介电层和所述第二接合介电层所采用的材料包括聚酰亚胺基光刻胶；和/或，所述第一接合导电柱采用铜材料，所述第二接合导电柱采用铜材料。4.一种用于叠加的封装基底，其特征在于：包括第一布线层、位于所述第一布线层上的第一接合介电层以及位于所述第一布线层上且被所述第一接合介电层包围的第一接合导电柱，所述第一接合导电柱用于与另一封装基底的导电柱形成导电接合，所述第一接合介电层用于与所述另一封装基底上的包围所述导电柱的介电层物理接合；所述第一接合介电层的平均纵向高度小于所述第一接合导电柱的平均纵向高度。5.如权利要求4所述的一种用于叠加的封装基底，其特征在于：所述第一接合介电层与所述第一接合导电柱形成的第一纵向高度差的平均值在0.1nm～10nm之间。6.一种叠加型封装基底的芯片封装结构，包括权利要求1
‑
3任一项所述的一种叠加型封装基底，其特征在于：所述第一布线层上表面设有芯片封装层；所述芯片封装层包括芯片、焊盘及包封层，所述芯片通过所述焊盘与所述第一布线层电连接；所述包封层包覆所述芯片；所述芯片封装层还包括填充在所述芯片与所述第一布线层之间的底填胶层。7.一种叠加型封装基底的制备方法，其特征在于，包括如下步骤：制备第一封装基底，所述第一封装基底包括第一布线层及其上的第一接合介电层，所述第一接合介电层中嵌设有与所述第一布线层电连接的第一接合导电柱；制备第二封装基底，所述第二封装基底包括第二布线层及其上的第二接合介电层，所述第二接合介电层中嵌设有与所述第二布线层电连接的第二接合导电柱；使所述第一接合导电柱和所述第二接合导电柱的位置对应，并通过高温和/或高压和/或超声波处理进行导电接合。8.如权利要求7所述的一种叠加型封装基底的制备方法，其特征在于：所述制备第一封装基底，包括如下步骤：在具有第一临时释放层的第一载板上制备第一布线层；在所述第一布线层上制备具有开口阵列的第一接合介电层；在所述第一接合介电层的开口阵列处制备第一接合导电柱并对其表面进行平坦化处理得到第一接合表面；
使第一接合介电层的平均纵向高度小于第一接合导电柱的平均纵向高度且形成第一纵向高度差；所述制备第二封装基底，包括如下步骤：在具有第二临时释放层的第二载板上制备第二布线层；在所述第二布线层上制备具有开口阵列的第二接...

【专利技术属性】
技术研发人员：李宗怿，罗富铭，梁新夫，郭良奎，
申请(专利权)人：长电集成电路绍兴有限公司，
类型：发明
国别省市：