一种叠加型封装的芯片封装结构及其制备方法技术

本发明专利技术公开了一种叠加型封装结构，包括相互导电接合的第一封装单元和第二封装单元，所述第一封装单元包括芯片封装层、第一布线层、位于所述第一布线层下表面的第一接合介电层以及被所述第一接合介电层包围的第一接合导电柱；所述第二封装单元包括第二布线层、位于所述第二布线层上表面的第二接合介电层以及被所述第二接合介电层包围的第二接合导电柱；所述第一接合导电柱与所述第二接合导电柱对应形成导电接合；所述第一接合介电层和所述第二接合介电层发生物理接合形成接合介电层。本发明专利技术还公开了一种叠加型封装结构的芯片封装结构及其制备方法。本发明专利技术在芯片封装厂实现叠加型封装结构的制备，可有效提高芯片封装集成度，加工周期较短。加工周期较短。加工周期较短。

【技术实现步骤摘要】
一种叠加型封装的芯片封装结构及其制备方法


[0001]本专利技术属于半导体封装
，具体涉及一种叠加型封装的芯片封装结构及其制备方法。

技术介绍

[0002]在芯片的先进封装工艺制程中，芯片需要先转移到芯片封装厂进行高布线密度的封装制程和可靠性测试，再转送到贴装厂分别进行中布线密度的封装基板贴装和低布线密度的PCB板贴装。在此过程中，芯片封装厂和芯片贴装厂之间存在技术沟通、工艺链分属不同厂商等现象，导致芯片产品存在工艺加工周期长、产品加工成本高、芯片产品设计不灵活等问题。
[0003]在先进封装工艺中，需要完成晶圆划片、引出芯片引脚、并对芯片进行塑封保护等尺寸相对较小的封装工艺，其中用到的设备和辅材均是针对这一较小尺寸范围的封装制程，比如高布线密度扇出封装。芯片完成高布线密度的扇出封装工艺后，需要分别进行中、低布线密度的基板封装，由于基板中的铜布线的线宽和线径均较大，降低了铜布线的密度，造成芯片的贴装集成度较低。并且，芯片在封装厂和贴装厂之间转送，增加了转送过程中的产品可靠性风险及运输成本，芯片产品的封装工艺加工周期也较长。
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【技术保护点】

【技术特征摘要】
1.一种叠加型封装的芯片封装结构，其特征在于，包括相互导电接合的第一封装单元和第二封装单元，所述第一封装单元包括芯片封装层、第一布线层、位于所述第一布线层下表面的第一接合介电层以及被所述第一接合介电层包围的第一接合导电柱；所述第二封装单元包括第二布线层、位于所述第二布线层上表面的第二接合介电层以及被所述第二接合介电层包围的第二接合导电柱；所述第一接合导电柱与所述第二接合导电柱对应形成导电接合；所述第一接合介电层和所述第二接合介电层发生物理接合形成接合介电层；所述芯片封装层位于所述第一布线层上表面；所述芯片封装层包括芯片及包封层，所述芯片与所述第一布线层电连接；所述包封层包覆所述芯片。2.如权利要求1所述的一种叠加型封装的芯片封装结构，其特征在于：所述第一布线层的布线密度高于所述第二布线层。3.如权利要求1所述的一种叠加型封装的芯片封装结构，其特征在于：所述第一接合导电柱与所述第二接合导电柱通过所述第一接合导电柱和第一接合导电柱中的金属原子之间的相互扩散形成导电接合；所述所第一接合介电层和所述第二接合介电层通过高温、高压、超声波中至少一种方式处理形成接合介电层。4.如权利要求1所述的一种叠加型封装的芯片封装结构，其特征在于：所述第一接合导电柱与第二接合导电柱通过电镀铜或化学镀铜或沉积铜的方式制备。5.如权利要求1所述的一种叠加型封装的芯片封装结构，其特征在于：所述第一接合介电层和/或所述第二接合介电层在接合前的纵向高度低于与之对应的被其包围的所述导电柱。6.如权利要求1
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5任一项所述的一种叠加型封装的芯片封装结构，其特征在于：所述第一接合介电层和所述第二接合介电层的制备材料采用聚酰亚胺基光刻胶；或所述第一接合导电柱和/或第二接合导电柱采用纳米孪晶铜。7.一种叠加型封装的芯片封装结构的制备方法，其特征在于，包括如下步骤：制备第一封装单元，所述第一封装单元包括芯片封装层、第一布线层及位于所述第一布线层上的第一接合介电层，所述第一接合介电层中嵌设有与所述第一布线层电连接的第一接合导电柱；制备第二封装单元，所述第二封装单元包括第二布线层及其上的第二接合介电层，所述第二接合介电层中嵌设有与所述第二布线层电连接的第二接合导电柱；使所述第一接合导电柱和所述第二接合导电柱的位置对应，并通过高温、高压、超声波中至少一种方式处理进行导电接合。8.如权利要求7所述的一种叠加型封装的芯片封装结构的制备方法，其特征在于：所述制备第一封装单元，包括如下步骤：在具有第一临时释放层的第一载板上制备第一布线层；在所述第...

【专利技术属性】
技术研发人员：李宗怿，罗富铭，梁新夫，郭良奎，
申请(专利权)人：长电集成电路绍兴有限公司，
类型：发明
国别省市：