栅氧化层测试结构制造技术

本发明专利技术提供了一种栅氧化层测试结构，包括：衬底，所述衬底包含器件区与虚拟区，所述虚拟区位于所述器件区的边缘，所述衬底内形成有多个隔离结构，和由所述隔离结构限定的有源区；位于所述衬底上的栅氧化层，以及位于所述栅氧化层上的栅极；其中，所述器件区与所述虚拟区内的所述栅氧化层相并联。本发明专利技术通过将器件区与虚拟区内的栅氧化层并联，以此提高所述栅氧化层的检测面积，从而更有效地监控所述栅氧化层的击穿电压，提高WAT的检测能力，能够更好地反应制程问题，减少客诉。减少客诉。减少客诉。

【技术实现步骤摘要】
栅氧化层测试结构


[0001]本专利技术涉及集成电路
，特别涉及一种栅氧化层测试结构。

技术介绍

[0002]在半导体器件的制作过程中，为了对制作工艺进行监控，保证半导体器件的可靠性，通常的做法是在器件中形成测试结构（test key），用于一些关键参数的测试。在CMOS工艺中，栅氧化层（gate oxide）是器件结构中的重要组成部分，栅氧化层应该是一个理想的介质层，其中没有影响其绝缘特性的缺陷。但是，在制作过程中，例如离子扩散侵入、俘获电荷等因素都会影响栅氧化层的质量。因此，需要对栅氧化层进行可靠性测试。
[0003]常用的检测栅氧化层可靠性的参数包括BVox（oxide breakdown voltage，氧化层击穿电压）、Tox（oxide thickness，氧化层电性厚度）等，通过这些参数来确定栅氧化层的质量。然而，一般情况下，particle defect（粒子缺陷）、离子注入损伤、栅氧化层厚度等因素都会影响到上述参数的表现，即参数的大小也体现出各种因素的影响。
[0004]在半导体器件制作完成出厂之前，进行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅氧化层测试结构，其特征在于，包括：衬底，所述衬底包含器件区与虚拟区，所述虚拟区位于所述器件区的边缘，所述衬底内形成有多个隔离结构，和由所述隔离结构限定的有源区；位于所述衬底上的栅氧化层，以及位于所述栅氧化层上的栅极；其中，所述器件区与所述虚拟区内的所述栅氧化层相并联。2.如权利要求1所述的栅氧化层测试结构，其特征在于，所述栅氧化层测试结构还包括金属互连结构，在所述器件区与所述虚拟区内，所述有源区的顶部均通过所述金属互连结构连接至第一焊垫，所述栅极的顶部均通过所述金属互连结构连接至第二焊垫。3.如权利要求2所述的栅氧化层测试结构，其特征在于，所述金属互连结构包含有源区第一金属层、有源区第二金属层、有源区第一金属插塞与有源区第二金属插塞；在所述器件区与所述虚拟区内，所述有源区的顶部通过所述有源区第一金属插塞与所述有源区第一金属层相连接，所述有源区第一金属层通过所述有源区第二金属插塞与所述有源区第二金属层相连接，与所有的所述有源区连接的所述有源区第二金属层彼此连接并连接至所述第一焊垫。4.如权利要求3所述的栅氧化层测试结构，其特征在于，所述金属互连结构还包含有源区第三金属层与有源区第三金属插塞；所述有源区第二金属层通过所述有源区第三金属插塞与所述有源区第三金属层相连接，所述有源区第三金属层连接至所述第一焊垫。5.如权利要求2所述的栅氧化层测试结构，其特征在于，所述金属互连结构包含栅极第一金属层与栅极第一金属插塞；在所述器件区与所述虚拟区内，所述栅极的顶部通过所述栅极第一金属插塞与所述栅极第一金属层相连接，与所有的所述栅极连接的所述栅极第一金属层彼此连接并连接至所述第二焊垫。6.如权利要求5所述的栅氧化层测试结构，其特征在于，所述金属互连结构还包含栅极第二金属层...

【专利技术属性】
技术研发人员：鲍丙辉，曲厚任，项宁，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：