一种半导体结构的制备方法技术

本发明专利技术提供一种半导体结构的制备方法。制备方法包括如下步骤：提供基底，基底包括衬底、垫氧化层和至少一个沟槽组，沟槽组包括第一沟槽和第二沟槽，垫氧化层形成于衬底的表面，第一沟槽和第二沟槽设置于衬底内且上部贯穿垫氧化层；在第一沟槽的侧壁上和第二沟槽的侧壁上形成第一阻挡层；在第一阻挡层的侧壁上形成第二阻挡层；在第二沟槽两侧的第二阻挡层之间形成隔离层；将第二阻挡层替换成自下而上依次设置的第一外延层和重掺杂区，将第一阻挡层替换成自下而上依次设置的第二外延层和轻掺杂区；在第一沟槽与第二沟槽之间的沟道上形成栅极结构，在栅极结构的两侧形成侧墙结构。本发明专利技术的制备方法可简化制作工艺，提高生产效率，降低制作成本。

【技术实现步骤摘要】

本专利技术涉及半导体，尤其涉及一种半导体结构的制备方法。

技术介绍

1、在半导体制造中，随着超大规模集成电路的发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，金属氧化物半导体场效应晶体管（metal-oxide-semiconductorfield-effect transistor，mosfet）的沟道长度也相应不断缩短，器件源极与漏极间的距离也随之缩短，电场强度增加，电子或空穴在沟道中被加速，获得高能量，可能注入到栅氧化层中，导致器件可靠性问题，比如导致阈值电压下降，亚阈值斜率变差，出现漏极诱导势垒降低（drain-induced barrier lowering，dibl）等现象。通过在漏极和源极之间引入轻掺杂区（lightly doped drain，ldd），可以降低漏极附近的电场强度，从而减少热载流子效应的影响。传统的制备方法形成沟槽隔离结构时需单独的掩膜，且对轻掺杂区、源极和漏极进行离子注入时需要额外的掩膜和注入步骤，增加了工艺周期和制造成本。

技术实现思路

1、本专利技术提供一种半导体本文档来自技高网...

【技术保护点】

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的制备方法，其特征在于，所述基底包括多个所述沟槽组，多个所述沟槽组的所述重掺杂区包括P型重掺杂区和N型重掺杂区，多个所述沟槽组的所述轻掺杂区包括P型轻掺杂区和N型轻掺杂区，将所述第二阻挡层替换成自下而上依次设置的第一外延层和重掺杂区，将所述第一阻挡层替换成自下而上依次设置的第二外延层和轻掺杂区，包括如下步骤：

3.根据权利要求1所述的制备方法，其特征在于，在所述第一沟槽的两侧侧壁上和所述第二沟槽的两侧侧壁上分别形成第一阻挡层，包括如下步骤：

4.根据权利要求1所述的制备方法...

【技术特征摘要】

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的制备方法，其特征在于，所述基底包括多个所述沟槽组，多个所述沟槽组的所述重掺杂区包括p型重掺杂区和n型重掺杂区，多个所述沟槽组的所述轻掺杂区包括p型轻掺杂区和n型轻掺杂区，将所述第二阻挡层替换成自下而上依次设置的第一外延层和重掺杂区，将所述第一阻挡层替换成自下而上依次设置的第二外延层和轻掺杂区，包括如下步骤：

3.根据权利要求1所述的制备方法，其特征在于，在所述第一沟槽的两侧侧壁上和所述第二沟槽的两侧侧壁上分别形成第一阻挡层，包括如下步骤：

4.根据权利要求1所述的制备方法，其特征在于，在所述第一沟槽内和所述第二沟槽内的所述第一阻挡层的侧壁上分别形成第二阻挡层，并使所述第二阻挡层填满所述第一沟槽，包括如下步骤：

5.根据权利要求1所述的制备方法，其特征在于，所述第一沟槽和所述第二沟槽的深度为150~330nm。

6.根据权利要求1所述的制备...

【专利技术属性】
技术研发人员：李猛猛，唐鹏飞，魏巍，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：