半导体器件、制备方法、功率转换电路及车辆技术

本申请提供一种半导体器件、制备方法、功率转换电路及车辆，包括：N型的半导体衬底、设置于所述半导体衬底上的漂移层、设置于所述漂移层内的沟槽结构、栅极、层间介质层、源极以及漏极。漂移层包括依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在漂移层两侧的第一P型半导体区，沟槽结构具有多个第一沟槽和第二沟槽，并在第一沟槽和第二沟槽中设置栅极，在漂移层中制作紧密排列的沟槽阵列，有利于缩小第一沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。器件的通流能力。器件的通流能力。

【技术实现步骤摘要】
半导体器件、制备方法、功率转换电路及车辆


[0001]本申请涉及半导体
，尤其涉及到半导体器件、制备方法、功率转换电路及车辆。

技术介绍

[0002]碳化硅(SiC)材料相对硅(Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属
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氧化物半导体场效应晶体管(metal
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oxide
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semiconductor field
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effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗。因此，SiC MOSFET已经在部分应用场景，诸如车载微控制单元(micro controller unit，MCU)、车载电池充电器(on
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board battery charger，OBC)等领域取代Si IGBT。
[0003]相比于普通平面栅结构的器件，采用沟槽栅结构的SiC MOSFET器件通过将栅极嵌入到SiC体内，使器件的导电沟道由平面方向转向垂直方向，因而明显减小了器件的元胞尺寸、极大提高了器件的导电沟道密度，进而可以显著降低芯片的导通电阻、提升通流能力，沟槽栅结构已经成为未来器件的主流技术方向。但沟槽栅结构的SiC MOSFET器件中，沟道区电阻和结型场效应晶体管(junction field effect transistor，JFET)区电阻之间存在明显的矛盾关系。参照图1，横坐标代表元胞尺寸，纵坐标代表电阻，由图1可知，通过减小SiC MOSFET器件中的沟槽栅结构的间距，可以缩小SiC MOSFET器件的元胞尺寸，增大导电沟道密度，减小沟道区电阻，但同时JFET区通流宽度也会随之减小，导致JFET区电阻增大，从而使得SiC MOSFET器件整体的导通总电阻反而会增加，降低器件性能、增加芯片损耗。

技术实现思路

[0004]本申请提供一种半导体器件、制备方法、功率转换电路及车辆，用于降低器件的导通总电阻，提升器件性能，降低器件损耗。
[0005]第一方面，本申请实施例提供了一种半导体器件，包括：N型的半导体衬底、设置于所述半导体衬底上的漂移层、设置于所述漂移层内的沟槽结构、栅极、层间介质层、源极以及漏极。其中，所述漂移层包括：依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在漂移层两个侧面的第一P型半导体区。即所述第二P型半导体区设置于所述第一N型半导体区与所述源区之间，所述多个第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至所述第二P型半导体区中。所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个
第一沟槽相互导通。这样可以在漂移层中制作紧密排列的沟槽阵列。
[0006]并且，栅极隔着栅介质层填充设置于所述多个第一沟槽和所述多个第二沟槽内。在本申请中的漂移层的材料为SiC时，可以使栅极嵌入在SiC材料的漂移层内部，则本申请实施例提供的半导体器件形成为沟槽栅结构的SiC MOSFET。
[0007]以及，所述层间介质层覆盖于所述栅极远离所述半导体衬底一侧，且层间介质层覆盖整个栅极以及源区的第一部分区域，暴露出第一P型半导体区和所述源区的第二部分区域，即相当于所述层间介质层具有接触孔，所述接触孔沿平行于所述半导体衬底所在平面的第二方向延伸，所述接触孔在所述半导体衬底的正投影与所述栅极在所述半导体衬底的正投影互不交叠，且所述接触孔暴露出所述第一P型半导体区和所述源区的部第二分区域。所述源极覆盖于所述层间介质层远离所述半导体衬底一侧，且源极覆盖所述层间介质层、所述第一P型半导体区和所述源区的第二部分区域，即相当于所述源极通过所述接触孔与所述接触孔暴露出的所述第一P型半导体区和所述源区的第二部分区域接触，所述漏极设置于所述半导体衬底远离所述漂移层的一侧，即漏极覆盖半导体衬底。由于源极能够通过接触孔与第一P型半导体区和源区接触，实现源极与第一P型半导体区和源区连接的效果。从而在栅极控制沟道导通时，源极与漏极之间即可传输信号。
[0008]示例性地，第一方向、第二方向以及第三方向相互交叉设置。例如，第一方向、第二方向以及第三方向相互垂直设置。
[0009]本申请实施例提供的半导体器件，在漂移层中制作紧密排列的沟槽阵列，并在第一沟槽和第二沟槽中设置栅极，且第二P型半导体区中与栅介质层交界的区域为沟道。并且，层间介质层中设置的接触孔的延伸方向为第二方向，第一栅极的延伸方向为第一方向，则接触孔的延伸方向与第一栅极的延伸方向相互垂直，即将接触孔放置在垂直于第一栅极的方向上，进而相比现有技术中栅极沟槽与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔对相邻第一沟槽在第二方向上的沟槽间距的限制，能够使第一沟槽制备的更加紧密，即栅极也会更加紧密。这样有利于缩小第一沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。因此，本申请实施例提供的半导体器件的栅极沟槽阵列密度，可远高于现有技术中的器件结构的栅极沟槽阵列密度，因而提高了沟槽栅结构的SiC MOSFET的沟道密度，明显降低了器件单位面积的导通总电阻，提升了通流能力和器件性能，降低器件损耗。
[0010]示例性地，半导体衬底可以为掺杂有五价元素的碳化硅衬底。漂移层可以采用外延生长掺杂有相应杂质的SiC材料形成。例如，第一N型半导体区是采用外延生长形成的漂移层的部分区域。源区为N型半导体区，且源区可以是采用离子注入工艺，通过对漂移层进行N型杂质掺杂形成的。
[0011]示例性地，在本申请中，N型半导体区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。
[0012]示例性地，半导体衬底的掺杂浓度大于第一N型半导体区的掺杂浓度，源区的掺杂浓度也大于第一N型半导体区的掺杂浓度。可选地，半导体衬底的掺杂浓度与源区的掺杂浓度相近或相同。当然，半导体衬底的掺杂浓度与源区的掺杂浓度也可以不同，例如，半导体衬底的掺杂浓度大于或小于源区的掺杂浓度，在此不作限定。
[0013]示例性地，第二P型半导体区也可以是采用外延生长掺杂有P型杂质的SiC材料，即
第二P型半导体区也可以作为外延生长形成的漂移层的部分区域。或者，第二P型半导体区也可以是采用离子注入工艺，通过对漂移层进行P型杂质掺杂形成的。本申请对第二P型半导体区的形成过程不作限定。
[0014]示例性地，在本申请中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：N型的半导体衬底；漂移层，所述漂移层包括：依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及第一P型半导体区；所述第一P型半导体区设置在所述漂移层两个侧面，所述第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至所述第二P型半导体区中；沟槽结构，所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个第一沟槽相互导通；栅极，所述栅极隔着栅介质层填充设置于所述多个第一沟槽和所述多个第二沟槽内；层间介质层，所述层间介质层覆盖于所述栅极远离所述半导体衬底一侧，且覆盖所述栅极以及源区的第一部分区域；源极，所述源极覆盖于所述层间介质层远离所述半导体衬底一侧，且覆盖所述层间介质层、所述第一P型半导体区和所述源区的第二部分区域；漏极，所述漏极设置于所述半导体衬底远离所述漂移层的一侧，且覆盖所述半导体衬底；其中，所述第二方向以及所述第三方向相互交叉设置。2.如权利要求1所述的半导体器件，其特征在于，所述沟槽结构中，相邻的两个所述第一沟槽之间设置有一个所述第二沟槽，且所述第二沟槽设置于所述第一沟槽的侧壁处。3.如权利要求2所述的半导体器件，其特征在于，所述多个第一沟槽中的每一个所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁；所述第一方向、所述第二方向以及所述第三方向相互交叉设置；所述沟槽结构中，所述多个第二沟槽中的第一部分第二沟槽设置于所述第一沟槽的第一侧壁处，第二部分第二沟槽设置于所述第一沟槽的第二侧壁处，且所述第一部分第二沟槽和所述第二部分第二沟槽沿所述第二方向交替排布；或者，所述沟槽结构中，所述多个第二沟槽设置于所述第一沟槽的第一侧壁或第二侧壁处。4.如权利要求1
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3任一项所述的半导体器件，其特征在于，所述漂移层还包括：第三P型半导体区，所述第三P型半导体区设置于所述沟槽结构下方且与所述沟槽结构的底部接触设置，所述第三P型半导体区与所述源极导通。5.如权利要求4所述的半导体器件，其特征在于，所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁；所述漂移层还包括：第四P型半导体区，所述第四P型半导体区设置于至少一个所述第一沟槽的第一侧壁和/或第二侧壁，所述第四P型半导体区分别与所述第三P型半导体区和所述第一P型半导体区接触。6.如权利要求5所述的半导体器件，其特征在于，所述多个第一沟槽划分为至少一个第
一单元和至少一个第二单元，所述第一单元和所述第二单元沿所述第二方向交替设置；所述第一单元中的所述第一沟槽在所述第二方向上的沟槽宽度相同，所述第二单元中的所述第一沟槽在所述第二方向上的沟槽宽度相同，且所述第二单元中的所述第一沟槽在所述第二方向上的沟槽宽度大于所述第一单元中的所述第一沟槽在所述第二方向上的沟槽宽度；所述第四P型半导体区设置于每一个所述第二单元中的所述第一沟槽的第一侧壁和/或第二侧壁。7.如权利要求1
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3任一项所述的半导体器件，其特征在于，所述漂移层还包括：第五P型半导体区，每一个所述第一P型半导体区下方设置有所述第五P型半导体区，且所述第五P型半导体区与所述第一P型半导体区接触设置，形成P型半导体结构，所述第五P型半导体区沿所述第三方向延伸至所述第一N型半导体区中；所述第五P型半导体区的底部与所述漂移层的顶部之间的距离大于所述沟槽结构的底部与所述漂移层的顶部之间的距离。8.如权利要求7所述的半导体器件，其特征在于，所述多个第二沟槽中的每一个所述第二沟槽在所述第一方向上具有相对设置的第三侧壁和第四侧壁；所述P型半导体结构在所述第二方向和所述第三方向组成的第一平面上的正投影覆盖对应的第二沟槽在所述第一平面上的正投影。9.如权利要求8所述的半导体器件，其特征在于，设置于所述漂移层两个侧面的P型半导体结构分别为一个整体区域，所述P型半导体结构在所述半导体衬底的正投影为沿所述第二方向延伸的条形区域。10.如权利要求8所述的半导体器件，其特征在于，设置于所述漂移层两个侧面的P型半导体结构分别为多个区域，源区的第三部分区域为多个区域，所述多个P型半导体结构的多个区域和所述源区的第三部分区域的多个区域相互间隔设置。11.如权利要求8
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10任一项所述的半导体器件，其特征在于，所述...

【专利技术属性】
技术研发人员：焦春坤，滨田公守，
申请(专利权)人：华为数字能源技术有限公司，
类型：发明
国别省市：